JPS62131628A - インタフエ−ス回路 - Google Patents
インタフエ−ス回路Info
- Publication number
- JPS62131628A JPS62131628A JP60271784A JP27178485A JPS62131628A JP S62131628 A JPS62131628 A JP S62131628A JP 60271784 A JP60271784 A JP 60271784A JP 27178485 A JP27178485 A JP 27178485A JP S62131628 A JPS62131628 A JP S62131628A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- interface
- output
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、インタフェース回路、特に動作特性が良好な
インタフェース回路に関する。
インタフェース回路に関する。
近年、メモリが種々の装置に利用されてきたため、双方
向のインタフェース回路が多く使用されている。
向のインタフェース回路が多く使用されている。
従来のインタフェース回路の一例を第２図に示す。図に
おいて、バッファ回路２１の入力がインタフェース信号
２Ｄ１出力が出力信号２Ａ１３ステート回路２２の制御
入力が制御信号２０１人力が入力信号２Ｂ、出力がイン
タフェース信号２Ｄに接続されている。
おいて、バッファ回路２１の入力がインタフェース信号
２Ｄ１出力が出力信号２Ａ１３ステート回路２２の制御
入力が制御信号２０１人力が入力信号２Ｂ、出力がイン
タフェース信号２Ｄに接続されている。
制御信号２Ｃが高レベルの場合、入力信号２Ｂが３ステ
ート回路２２を経てインタフェース信号２Ｄに出力され
、制御信号２Ｃが低レベルの場合には、インタフェース
信号２Ｄが、バッファ回路２１を経て出力信号２人に出
力される。
ート回路２２を経てインタフェース信号２Ｄに出力され
、制御信号２Ｃが低レベルの場合には、インタフェース
信号２Ｄが、バッファ回路２１を経て出力信号２人に出
力される。
従来のインタフェース回路においては、３ステート回路
が入力信号をインタフェース信号に接続する状態でイン
タフェース信号が入力信号と論理の異なる場合インタフ
ェース回路に貫通電流が流れるという欠点がある。
が入力信号をインタフェース信号に接続する状態でイン
タフェース信号が入力信号と論理の異なる場合インタフ
ェース回路に貫通電流が流れるという欠点がある。
本発明の目的は以上の欠点を解決し、インタフェース回
路に貫通電流が流れることのないインタフェース回路を
提供することにある。
路に貫通電流が流れることのないインタフェース回路を
提供することにある。
本発明のインタフェース回路は、少なくとも一つのバッ
ファ回路とバッファ回路の入力端子に、出力端子が接続
された少なくとも一つの３ステート回路とからなるイン
タフェース回路において、バッファ回路に入力されるイ
ンタフェース信号と３ステート回路に入力される入力信
号と３ステート回路の状態を制御する制御信号とを入力
とし、前記インタフェース信号と前記入力信号の電位差
を検出し、その電位差が低レベルの場合には、前記制御
信号と同一論理の信号を発生し、電位差が低レベルでは
ない場合には、３ステート回路出力を高抵抗状態とする
信号を発生し３ステート回路を制御する制御回路を備え
て構成される。
ファ回路とバッファ回路の入力端子に、出力端子が接続
された少なくとも一つの３ステート回路とからなるイン
タフェース回路において、バッファ回路に入力されるイ
ンタフェース信号と３ステート回路に入力される入力信
号と３ステート回路の状態を制御する制御信号とを入力
とし、前記インタフェース信号と前記入力信号の電位差
を検出し、その電位差が低レベルの場合には、前記制御
信号と同一論理の信号を発生し、電位差が低レベルでは
ない場合には、３ステート回路出力を高抵抗状態とする
信号を発生し３ステート回路を制御する制御回路を備え
て構成される。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の構成を示している。バッ
ファ回路１の入力がインタフェース信号Ｄ１出力が出力
信号Ａに、３ステート回路２の制御入力がＡＮＤ ゲー
ト４の出力、入力が入力信号Ｂ１出力がインタフェース
信号りに接続されている。又、ＡＮＤ ゲート４の一
方の入力に制御信号Ｃ１もう一方の入力にＮＡＮＤゲー
ト５の出力が接続され、ＮＡＮＤゲート５の一方の入力
に制御信号Ｃ１もう一方の入力に排他的ＯＲゲート３の
出力が接続され、排他的ＯＲゲート３の一方の入力に入
力信号Ｂ１もう一方の入力にインタフェース信号りが接
続されている。
ファ回路１の入力がインタフェース信号Ｄ１出力が出力
信号Ａに、３ステート回路２の制御入力がＡＮＤ ゲー
ト４の出力、入力が入力信号Ｂ１出力がインタフェース
信号りに接続されている。又、ＡＮＤ ゲート４の一
方の入力に制御信号Ｃ１もう一方の入力にＮＡＮＤゲー
ト５の出力が接続され、ＮＡＮＤゲート５の一方の入力
に制御信号Ｃ１もう一方の入力に排他的ＯＲゲート３の
出力が接続され、排他的ＯＲゲート３の一方の入力に入
力信号Ｂ１もう一方の入力にインタフェース信号りが接
続されている。
制御信号Ｃが低レベルの場合には、ＡＮＤゲート４の出
力は、低レベルとなシ、３ステート回路出力は高抵抗状
態となシ、インタフェース信号りがバッファ回路１を経
て出力信号Ａに出力される。
力は、低レベルとなシ、３ステート回路出力は高抵抗状
態となシ、インタフェース信号りがバッファ回路１を経
て出力信号Ａに出力される。
制御信号Ｃが高レベルの状態で入力信号Ｂとインタフェ
ース信号りの論理が同一となる場合には、排他的ＯＲゲ
ート３の出力は低レベルに、ＮＡＮＤゲート５の出力は
高レベルに、ＡＮＤゲート４の出力は高レベルとなり、
入力信号Ｂが３ステート回路２を経てインタフェース信
号りに出力される。
ース信号りの論理が同一となる場合には、排他的ＯＲゲ
ート３の出力は低レベルに、ＮＡＮＤゲート５の出力は
高レベルに、ＡＮＤゲート４の出力は高レベルとなり、
入力信号Ｂが３ステート回路２を経てインタフェース信
号りに出力される。
また、制御信号Ｃが高レベルの状態で入力信号Ｂとイン
タフェース信号りの論理が異なる場合には、排他的ＯＲ
ゲート３の出力は高レベルに、ＮＡＮＤゲート５の出力
は低レベルに、ＡＮＤゲート・４の出力は低レベルにな
り、３ステート回路出力は高抵抗状態となるので、イン
タフェース回路に貫通電流が流れることはない。このと
き、インタフェース信号りはバッファ回路１を経て出力
信号Ａに出力される。
タフェース信号りの論理が異なる場合には、排他的ＯＲ
ゲート３の出力は高レベルに、ＮＡＮＤゲート５の出力
は低レベルに、ＡＮＤゲート・４の出力は低レベルにな
り、３ステート回路出力は高抵抗状態となるので、イン
タフェース回路に貫通電流が流れることはない。このと
き、インタフェース信号りはバッファ回路１を経て出力
信号Ａに出力される。
以上の説明で明らかな如く、本発明のインタフェース回
路によれば、３ステート回路が入力信号をインタフェー
ス信号に接続する状態でインタフェース信号が入力信号
と論理の異なる場合、３ステート回路出力を高抵抗状態
とすることによシ、インタフェース回路に貫通電流が流
れることがないという効果を得ることができる。
路によれば、３ステート回路が入力信号をインタフェー
ス信号に接続する状態でインタフェース信号が入力信号
と論理の異なる場合、３ステート回路出力を高抵抗状態
とすることによシ、インタフェース回路に貫通電流が流
れることがないという効果を得ることができる。
第１図は本発明のインタフェース回路の構成を示す回路
図、第２図は従来のインタフェース回路の構成を示す回
路図でちる。 Ａ、２Ａ・・・・・・出力信号、Ｂ、２Ｂ・・・・・・
入力信号、Ｃ，２Ｃ・・・・・・制御信号、Ｄ、２Ｄ・
・・・・・インタフェース信号、ｌ、２１・・・・・・
バッファ回路、２，２２・・・・・・３ステート回路、
３・・・・・・排他的ＯＲゲート、４・・・・・・ＡＮ
Ｄゲート、５・・・・・・ＮＡＮＤゲート。
図、第２図は従来のインタフェース回路の構成を示す回
路図でちる。 Ａ、２Ａ・・・・・・出力信号、Ｂ、２Ｂ・・・・・・
入力信号、Ｃ，２Ｃ・・・・・・制御信号、Ｄ、２Ｄ・
・・・・・インタフェース信号、ｌ、２１・・・・・・
バッファ回路、２，２２・・・・・・３ステート回路、
３・・・・・・排他的ＯＲゲート、４・・・・・・ＡＮ
Ｄゲート、５・・・・・・ＮＡＮＤゲート。
Claims (1)
- 少なくとも一つのバッファ回路とバッファ回路の入力端
子に、出力端子が接続された少なくとも一つの３ステー
ト回路とからなるインタフェース回路において、バッフ
ァ回路に入力されるインタフェース信号と３ステート回
路に入力される入力信号と３ステート回路の状態を制御
する制御信号とを入力とし、前記インタフェース信号と
前記入力信号の電位差を検出し、その電位差が低レベル
の場合には、前記制御信号と同一論理の信号を発生し、
電位差が低レベルではない場合には、３ステート回路出
力を高抵抗状態とする信号を発生し３ステート回路を制
御する制御回路を備えて構成される事を特徴とするイン
タフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271784A JPS62131628A (ja) | 1985-12-02 | 1985-12-02 | インタフエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271784A JPS62131628A (ja) | 1985-12-02 | 1985-12-02 | インタフエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131628A true JPS62131628A (ja) | 1987-06-13 |
Family
ID=17504800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271784A Pending JPS62131628A (ja) | 1985-12-02 | 1985-12-02 | インタフエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0584143U (ja) * | 1992-04-13 | 1993-11-12 | 株式会社豊田自動織機製作所 | パワー素子短絡防止回路 |
| JP2007267194A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 入出力装置およびその制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178425A (en) * | 1981-04-10 | 1982-11-02 | Tektronix Inc | Protecting circuit for data driver |
| JPS6054519A (ja) * | 1983-09-05 | 1985-03-29 | Matsushita Electric Ind Co Ltd | 入出力回路 |
-
1985
- 1985-12-02 JP JP60271784A patent/JPS62131628A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178425A (en) * | 1981-04-10 | 1982-11-02 | Tektronix Inc | Protecting circuit for data driver |
| JPS6054519A (ja) * | 1983-09-05 | 1985-03-29 | Matsushita Electric Ind Co Ltd | 入出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0584143U (ja) * | 1992-04-13 | 1993-11-12 | 株式会社豊田自動織機製作所 | パワー素子短絡防止回路 |
| JP2007267194A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 入出力装置およびその制御方法 |
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