JPS64723B2 - - Google Patents
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- Publication number
- JPS64723B2 JPS64723B2 JP58198211A JP19821183A JPS64723B2 JP S64723 B2 JPS64723 B2 JP S64723B2 JP 58198211 A JP58198211 A JP 58198211A JP 19821183 A JP19821183 A JP 19821183A JP S64723 B2 JPS64723 B2 JP S64723B2
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- output
- output buffer
- timing signal
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- 239000000872 buffer Substances 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は複数の共通のタイミング信号で制御さ
れる出力バツフアを複数個有する半導体集積回路
に関し、特に信号変化時に於けるピーク電流を減
少させた半導体集積回路に関する。
れる出力バツフアを複数個有する半導体集積回路
に関し、特に信号変化時に於けるピーク電流を減
少させた半導体集積回路に関する。
従来技術と問題点
マイクロプロセツサLSI又はそのインタフエー
ス用LSIは、アドレス信号やデータ信号の出力の
ために多くの出力バツフアを有している。例えば
ある16bitマイクロプロセツサでは、アドレス信
号の出力のために20個の出力バツフアを備えてい
る。これらの出力バツフアは、全て共通のタイミ
ング信号でその作動、非作動が制御されるわけで
ある。よつて、多数の出力バツフアが出力をハイ
レベルからローレベルに変化させるとすると、そ
の変化は同時に生ずるので、半導体集積回路の接
地ピンへ流れるラツシユカレントはアンペアオー
ダにもなり、接地ピンの電位が上昇し誤動作を招
く。この様な問題はアドレス出力バツフアだけで
なくデータ出力バツフアにも言えることはもちろ
んである。
ス用LSIは、アドレス信号やデータ信号の出力の
ために多くの出力バツフアを有している。例えば
ある16bitマイクロプロセツサでは、アドレス信
号の出力のために20個の出力バツフアを備えてい
る。これらの出力バツフアは、全て共通のタイミ
ング信号でその作動、非作動が制御されるわけで
ある。よつて、多数の出力バツフアが出力をハイ
レベルからローレベルに変化させるとすると、そ
の変化は同時に生ずるので、半導体集積回路の接
地ピンへ流れるラツシユカレントはアンペアオー
ダにもなり、接地ピンの電位が上昇し誤動作を招
く。この様な問題はアドレス出力バツフアだけで
なくデータ出力バツフアにも言えることはもちろ
んである。
発明の目的
本発明の目的は、複数の出力バツフアの動作タ
イミングをずらすように制御し、接地ピンへ流れ
るピーク電流を減らして誤動作を防止することに
ある。
イミングをずらすように制御し、接地ピンへ流れ
るピーク電流を減らして誤動作を防止することに
ある。
発明の構成
本発明によれば、複数の出力端と、該複数の出
力端のそれぞれに接続され、タイミング信号によ
つて該各出力端のレベルをハイレベルからローレ
ベルへ及びローレベルからハイレベルへ切換える
複数の出力バツフア回路と、該タイミング信号を
発生する制御回路と、該タイミング信号を前記複
数の出力バツフア回路へ伝達する経路に挿入さ
れ、各出力バツフア回路毎又は複数個の出力バツ
フア回路毎に供給する該タイミング信号を遅延す
る手段とを具備することを特徴とする半導体集積
回路装置が提供される。
力端のそれぞれに接続され、タイミング信号によ
つて該各出力端のレベルをハイレベルからローレ
ベルへ及びローレベルからハイレベルへ切換える
複数の出力バツフア回路と、該タイミング信号を
発生する制御回路と、該タイミング信号を前記複
数の出力バツフア回路へ伝達する経路に挿入さ
れ、各出力バツフア回路毎又は複数個の出力バツ
フア回路毎に供給する該タイミング信号を遅延す
る手段とを具備することを特徴とする半導体集積
回路装置が提供される。
発明の実施例
以下、本発明を実施例により添付図面を参照し
て説明する。
て説明する。
第１図は本発明に係る半導体装置の構成図であ
る。マイクロプロセツサのアドレスバスABには
ｎ個の出力バツフア１，２…ｎが接続され、各出
力バツフア１，２，…，ｎにおいて、制御回路
CNTからの出力タイミング信号Ｓがゲートに供
給されているトランジスタは該出力タイミング信
号Ｓに同期して切り換えられ、その結果、各出力
バツフアは出力タイミング信号Ｓに同期して出力
レベルが切り換えられることになる。
る。マイクロプロセツサのアドレスバスABには
ｎ個の出力バツフア１，２…ｎが接続され、各出
力バツフア１，２，…，ｎにおいて、制御回路
CNTからの出力タイミング信号Ｓがゲートに供
給されているトランジスタは該出力タイミング信
号Ｓに同期して切り換えられ、その結果、各出力
バツフアは出力タイミング信号Ｓに同期して出力
レベルが切り換えられることになる。
上記出力バツフア２と出力バツフアｎの間には
所定の間隔で遅延回路D1〜Dnが挿入されている。
尚P1〜Poは出力パツド又は端子を示す。遅延回
路D1〜Dnの構成は第２図に示すとおりである。
所定の間隔で遅延回路D1〜Dnが挿入されている。
尚P1〜Poは出力パツド又は端子を示す。遅延回
路D1〜Dnの構成は第２図に示すとおりである。
第２図１の遅延回路D1（D2）は、インバータを
２つ直列接続したものであり、第２図２の遅延回
路はシユミツトトリガから成り、第２図３の遅延
回路はノアゲート１個とインバータ６個から構成
されている。
２つ直列接続したものであり、第２図２の遅延回
路はシユミツトトリガから成り、第２図３の遅延
回路はノアゲート１個とインバータ６個から構成
されている。
従来はこの各出力バツフアが同一のタイミング
で動作し、（第３図１）アドレスが“１”から
“０”に変化すると（第３図２）、グランドには大
きなピーク電流が流れていた。（第３図３）。
で動作し、（第３図１）アドレスが“１”から
“０”に変化すると（第３図２）、グランドには大
きなピーク電流が流れていた。（第３図３）。
しかし本発明に於いては、制御回路CNTから
のタイミング信号が時間的にずれて出力バツフア
に入力される。（第４図１）。従つてアドレスが
“111…１”から“000…00”に変化するワースト
ケースでも（第４図２）グランドに流れるピーク
電流は緩和される（第４図３）。
のタイミング信号が時間的にずれて出力バツフア
に入力される。（第４図１）。従つてアドレスが
“111…１”から“000…00”に変化するワースト
ケースでも（第４図２）グランドに流れるピーク
電流は緩和される（第４図３）。
即ち、従来は各出力バツフアは同時に動作して
いたので、各バツフア出力が全“１”から全
“０”へ変化するワーストケースでは第３図の如
く大きなピーク電流が流れていた。
いたので、各バツフア出力が全“１”から全
“０”へ変化するワーストケースでは第３図の如
く大きなピーク電流が流れていた。
これに対し、本発明では、４図の如くＳのタイ
ミングを遅延回路でずらし、すなわち出力バツフ
アの動作タイミングをずらしているので、一時に
集中的に電流は流れず、ピーク電流値は低くな
る。従つて前記ワーストケースでも接地レベルが
上昇して他の回路が誤動作することもなくなる。
ミングを遅延回路でずらし、すなわち出力バツフ
アの動作タイミングをずらしているので、一時に
集中的に電流は流れず、ピーク電流値は低くな
る。従つて前記ワーストケースでも接地レベルが
上昇して他の回路が誤動作することもなくなる。
尚各遅延回路は各出力バツフア間に各々挿入し
てもよいか、出力バツフアを複数個まとめてブロ
ツクとし、各ブロツク毎に挿入する様にしてもよ
い。
てもよいか、出力バツフアを複数個まとめてブロ
ツクとし、各ブロツク毎に挿入する様にしてもよ
い。
また遅延回路は、第２図の構成以外に、制御信
号線を次の様に構成することでも実現可能であ
る。
号線を次の様に構成することでも実現可能であ
る。
第５図は、制御信号線Ｓを抵抗を持つたポリシ
リコン又は拡散層形成した本発明第２実施例、第
６図は出力バツフア２と３間に抵抗R1、出力バ
ツフアｎ―１とｎ間に抵抗R2を挿入した本発明
第３実施例、第７図は各出力バツフア１，２…ｎ
ごとに抵抗R1，R2…RoとコンデンサC1，C2…Co
を設けた本発明第４実施例、の各構成図である。
リコン又は拡散層形成した本発明第２実施例、第
６図は出力バツフア２と３間に抵抗R1、出力バ
ツフアｎ―１とｎ間に抵抗R2を挿入した本発明
第３実施例、第７図は各出力バツフア１，２…ｎ
ごとに抵抗R1，R2…RoとコンデンサC1，C2…Co
を設けた本発明第４実施例、の各構成図である。
発明の効果
上記のとおり、本発明によればタイミング信号
を前記複数の出力バツフア回路へ伝達する経路に
出力バツフア回路毎又は複数個の出力バツフア回
路毎にハイレベルからローレベル又はローレベル
からハイレベルへの出力レベル切換タイミングを
ずらす手段を挿入することによつて、ハイレベル
からローレベル又はローレベルからハイレベルへ
の出力レベル切換タイミング時に接地ピンに流れ
るピーク電流を減らして誤動作を防止することが
できる。
を前記複数の出力バツフア回路へ伝達する経路に
出力バツフア回路毎又は複数個の出力バツフア回
路毎にハイレベルからローレベル又はローレベル
からハイレベルへの出力レベル切換タイミングを
ずらす手段を挿入することによつて、ハイレベル
からローレベル又はローレベルからハイレベルへ
の出力レベル切換タイミング時に接地ピンに流れ
るピーク電流を減らして誤動作を防止することが
できる。
第１図は本発明装置の第１実施例を示す構成
図、第２図は第１図の遅延回路の構成図、第３図
と第４図はそれぞれ従来と本発明の動作説明図、
第５図、第６図及び第７図は本発明装置の第２実
施例第３実施例及び第４実施例を示す構成図であ
る。 １，２……ｎ…出力バツフア、D1，D2…遅延
回路、R1，R2……Ro…抵抗、C1，C2……Co…コ
ンデンサ。
図、第２図は第１図の遅延回路の構成図、第３図
と第４図はそれぞれ従来と本発明の動作説明図、
第５図、第６図及び第７図は本発明装置の第２実
施例第３実施例及び第４実施例を示す構成図であ
る。 １，２……ｎ…出力バツフア、D1，D2…遅延
回路、R1，R2……Ro…抵抗、C1，C2……Co…コ
ンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 複数の出力端P1〜Poと、 該複数の出力端のそれぞれに接続され、タイミ
ング信号Ｓによつて該各出力端のレベルをハイレ
ベルからローレベルへ及びローレベルからハイレ
ベルへ切換える複数の出力バツフア回路１〜ｎ
と、 該タイミング信号を発生する制御回路CNTと、 該タイミング信号を前記複数の出力バツフア回
路１〜ｎへ伝達する経路に挿入され、各出力バツ
フア回路毎又は複数個の出力バツフア回路毎に供
給する該タイミング信号を遅延する手段D1〜Dn
とを具備することを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198211A JPS6091432A (ja) | 1983-10-25 | 1983-10-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58198211A JPS6091432A (ja) | 1983-10-25 | 1983-10-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6091432A JPS6091432A (ja) | 1985-05-22 |
| JPS64723B2 true JPS64723B2 (ja) | 1989-01-09 |
Family
ID=16387333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58198211A Granted JPS6091432A (ja) | 1983-10-25 | 1983-10-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6091432A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216823U (ja) * | 1988-07-19 | 1990-02-02 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0317476A3 (en) * | 1987-11-17 | 1990-05-02 | International Business Machines Corporation | Noise control in an integrated circuit chip |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111717A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Bus control system |
| JPS5920027A (ja) * | 1982-07-27 | 1984-02-01 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-10-25 JP JP58198211A patent/JPS6091432A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0216823U (ja) * | 1988-07-19 | 1990-02-02 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6091432A (ja) | 1985-05-22 |
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