JPS62231515A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS62231515A JP61074965A JP7496586A JPS62231515A JP S62231515 A JPS62231515 A JP S62231515A JP 61074965 A JP61074965 A JP 61074965A JP 7496586 A JP7496586 A JP 7496586A JP S62231515 A JPS62231515 A JP S62231515A
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tgn
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、半導体集積回路におけるパルス発生回路に
関するものである。
〔従来の技術〕
第５図は、従来の半導体集積回路におけるパルス発生回
路を示し、遅延回路２、インバータ３、およびＡＮＤ回
路４より成る。まず第５図を参照してパルス発生回路の
構成について説明する。入力端子１には、例えば方形波
のような立ち上がり部分をもった信号φ１が入力される
。この久方信号φ１は遅延回路２に与えられ、さらにイ
ンバータ３を通して信号ｆｄとなる。久方信号φ１およ
びインバータ３の出力信号ｉｄがＡＮＤ回路４に与えら
れ、その出力が、パルス発生回路の出力端子５に出力さ
れる。
なお、遅延回路２の遅延時間は半導体集積回路の設計時
に決定される。
第４図は第５図に示したパルス発生回路の動作を示すタ
イミングチャートである。ここでｔｄは遅延回路の遅延
時間である。
次に、第５図および第４図を参照してパルス発生回路の
動作について説明する。入力端子１に入力された信号φ
１は遅延回路２に入力され、時間Ｃｄだけ遅延され、信
号φｄとなり、さらにインパーク３により反転され、φ
ｄとなる。入力端子１に与えられた入力信号φ１および
インバータ３の出力信号ｊｄはＡＮＤ回路４に与えられ
、φ１゜ｊｄがともに“Ｈ”の状態になったときＡＮＤ
回路４から“Ｈ”の信号が出力される。第２図に示すよ
うに、１ｄがφ１よりも時間ｔｄだけ遅延されているた
め、時間ｔｄだけ信号φ工、７ｄがともに“Ｈ″となる
状態が生じ、ＡＮＤ回路４から時間ｊｄＯ間“Ｈ”が出
力される。すなわち、このパルス発生回路は、入力信号
φ工が“Ｌ”から“Ｉ（”に立ち上がったとき、その立
ち上がりに同期して、パルス幅ｔｄのパルスを発生ずる
。
〔発明が解決しようとする問題点〕 従来の半導体集積回路における半導体集積回路は以上の
ように構成されているので、パルス発生回路により発生
されるパルスのパルス幅は、遅延回路２の遅延時間【ｄ
に依存しているが、従来のパルス発生回路は、出力パル
ス幅が半導体集積回路を設計した時の遅延回路２の遅延
時間により決定され、半導体集積回路の製造後、パルス
幅の変更もしくは調整の必要がある場合、外部からのパ
ルス幅の変更もしくは調整が不可能であるなどの問題が
あった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体集積回路製造後、外部から電気信号に
より出力パルス幅の調整が可能なパルス発生回路を得る
ことを目的とする。
〔問題点を解決するための手段〕
この発明に係る半導体集積回路は、パルス発生回路にお
いて、出力パルス幅の決定に寄与する遅延回路を、バス
コントロールにより半導体集積回路の外部から遅延時間
の調整が可能な回路にした、ものである。
〔作用〕
この発明のパルス発生回路においては、バスコントロー
ルによる遅延時間調整可能な遅延回路を用いることによ
り、半導体集積回路の外部から、出力パルス幅を調整す
ることができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体集積回路にお
けるパルス発生回路を示し、第２図は第１図に示した遅
延回路６の具体的な一例を示す。
また、第３図は第２図に示した遅延回路の等価回路図で
ある。
第１図に示す本実施例のパルス発生回路は、シフ（・レ
ジスタ等により構成されたバスデータレジスタ７を備え
、これにより遅延回路６に対してバスコントロールによ
る遅延時間の調整を可能にしている。
ここではまず、第２図および第３図を参照して、本パル
ス発生回路に設置された遅延回路の構成について説明す
る。第２図に示された遅延回路は、ｎ個の並列に接続さ
れたトランスファゲートＴＧ１〜ＴＧｎ、およびドレイ
ン、ソースをそれぞれ電源、グランドに接続されたＭＯ
３Ｉ−ランジスタＴ１により構成される。ここで、第３
図の等価回路に示すように、トランスファゲートＴＧ１
〜ＴＧｎは可変抵抗器Ｒに、また、ＭＯｓトランジスタ
Ｔ１はコンデンサＣに相当し、ＲＣ遅延による遅延回路
を構成している。また、遅延回路６に、パスデータレジ
スタ７を通して入力されるバスデータＤＩはトランスフ
ァゲートＴＧ１〜ＴＧｎに送られる。
次に動作について説明する。
遅延回路６に入力されるバスデータにはトランスファゲ
ートＴＧｉ〜ＴＧｎをそれぞれＯＮ状態、ＯＦＦ状態に
する情報が含まれており、その情報により、各トランス
ファゲートがＯＮまたは。ＦＦの状態になる。第２図に
示す遅延回路では、遅延時間はトランスフアゲ−１−Ｔ
ｃｌ〜ＴＧｎの抵抗器ＲＴＧとＭＯＳトランジスタＴ１
の容貸分Ｃとの積ＲＴＧ−Ｃに依存しており、トランス
ファゲートＴＧ１〜ＴＧｎのＯＮ状態により抵抗値ＲＴ
Ｇが変化し、遅延時間を調整することができる。すなわ
ち、ＯＮするトランジスタの数が増すと、抵抗値ＲＴＧ
が減少し、遅延時間が小さくなる。
以上のような構成にすれば、第５図のタイミングチャー
トに示すように、遅延回路の遅延時間とパルス発生回路
の出力パルス幅とは一致しているため、バスコントロー
ルにより半導体集積回路の外部からデータを送り、パル
ス発生回路のパルス幅を調整することが可能になる。
なお、上記実跨例では、バスコントロールで抵抗値ＲＴ
Ｇを変化させることにより遅延時間を調整するＲＣ遅延
回路を用い、これによりパルス発生回路のパルス幅を調
整子るようにしたものを示したが、遅延回路は遅延時間
の調整できるものならどのようなものでもよく、上記実
施例と同様の効果を奏する。
〔発明の効果〕
以上のように、この発明によれば、半導体集積回路のパ
ルス発生回路において、バスコントロール等により外部
から遅延時間の調整が可能な遅延回路を設置し、出力パ
ルス幅の調整を半導体集積回路の外部から行なえるよう
に構成したので、半導体集積回路の製造後、パルス幅の
調整もしくは変更が可能となり、半導体集積回路の設計
を容易にできる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例のパルス発生回路を示す図
、第２図は上記実施例の遅延回路の具体的な一例を示す
図、第３図は第２図の遅延回路の等価回路図、第４図は
上記実施例のパルス発生回路および第５図に示した従来
のパルス発注回路のタイミングチャート図、第５図は従
来のパルス発生回路の回路図である。 １は入力端子、３はインバータ、４はアンド回路、５は
出力端子、６は遅延回路、７はハスデータレジスタ、６
１は遅延回路の入力端子、６２は遅延回路の出力端子で
ある。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）２つの信号の遅延時間の差を利用してパルスを発
    生するパルス発生回路において、 外部信号により遅延時間の調整が可能な遅延回路を備え
    、 出力パルス幅を外部から調整可能にしたことを特徴とす
    る半導体集積回路。
  2. （２）上記遅延回路は抵抗性素子と容量性素子とを直列
    接続してなるＲＣ遅延回路であり、 該抵抗性素子はＭＯＳトランジスタを複数個並列に接続
    したものであり、 外部信号により該並列トランジスタの導通個数を変える
    ようにしたことを特徴とする特許請求の範囲第１項記載
    の半導体集積回路。
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