JP2509273B2

JP2509273B2 - 位相遅延回路

Info

Publication number: JP2509273B2
Application number: JP63008157A
Authority: JP
Inventors: 和彦槙
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-01-18
Filing date: 1988-01-18
Publication date: 1996-06-19
Anticipated expiration: 2011-06-19
Also published as: JPH01183911A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、基準クロックを所定の位相量遅延させる位
相遅延回路に関するものである。

（従来の技術）従来、この種の遅延回路としては、例えば第２図及び
第３図のようなものがあった。以下、その構成を説明す
る。

第２図は従来の遅延回路の一構成例を示す回路図、及
び第３図はその入出力波形図である。

この遅延回路は、ある一定の遅延量ｔ（ns）をもった
複数（Ｎ）個のインバータ１−１〜１−Ｎを継続接続し
たもので、初段インバータ１−１に基準クロックφ_ｉを
挿入することにより、ｔ×Ｎ（ns）という所望の遅延量
Ｔをもった遅延クロックφ_ｏを後段インバータ１−Ｎか
ら出力するものであった。

（発明が解決しようとする問題点）しかしながら、上記構成の遅延回路では、次のような
問題点があった。

（ａ）例えば、基準クロックφ_ｉの周期が非常に長
く、一定の遅延量ｔを得るためのインバータ１−１〜１
−Ｎの遅延値が短い場合、所望の遅延量Ｔを得るために
は、相当数のインバータを挿入しなければならず、それ
が占有する面積も相当な量に達する。また、インバータ
数の増大により、そのレイアウト（配置）も難しくなる
ので、各々のインバータ１−１〜１−Ｎに対する配線負
荷が異なり、予定する遅延値を得ることが困難である。

（ｂ）遅延量は、クロックの周期に対して位相であつ
かわれず、絶対値であつかわれるので、つまりクロック
周期を基準として遅延量を決めているので、簡単な構成
の変更のみで、所望のデューティ比の遅延クロックφ_ｏ
を得ることが難しく、しかも、クロック周波数が違った
場合は再設計しなおさなければならない。また、遅延ク
ロックを第２図の遅延回路から分配する時には、その分
配先の負荷に応じてそれぞれ設計しなければならないと
いう不利不便な点がある。

本発明は、前記従来技術が持っていた問題点として、
遅延素子数の増大による占有面積の増大、及びレイアウ
トの困難性とそれに伴なう配線負荷の変動の点と、簡単
な構成の変更のみで、所望のデューティ比の遅延クロッ
クを得ることが困難な点と、設計の不利不便さの点につ
いて解決した位相遅延回路を提供するものである。

（問題点を解決するための手段）本発明は、前記問題点を解決するために、第１及び第
２の電圧レベルを有する入力基準クロックを入力し、該
入力基準クロックを所定時間遅延した出力信号を第１の
ノードから出力する位相遅延回路において、第１及び第
２の電圧供給手段と、活性化信号発生手段と、第１及び
第２の制御信号発生手段とを、備えている。

第１の電圧供給手段は、第１の電源電圧源と前記第１
のノードとの間に接続され、前記入力基準クロックの第
１の電圧レベルに応答して活性化し、第２のノードの電
圧レベルに応じた抵抗値を有する第１の抵抗素子を介し
て該第１の電源電圧源に基づく電圧を該第１のノードに
供給するものである。第２の電圧供給手段は、第２の電
源電圧源と前記第１のノードとの間に接続され、前記入
力基準クロックの第２の電圧レベルに応答して活性化
し、第３のノードの電圧レベルに応じた抵抗値を有する
第２の抵抗素子を介して該第２の電源電圧源に基づく電
圧を該第１のノードに供給するものである。

活性化信号発生手段は、前記入力基準クロック及び前
記第１のノードに基づく電圧を受信し、該入力基準クロ
ックが第１の電圧レベルの時、該第１のノードに基づく
電圧が基準レベルより大きくなったのに応じて、第１の
活性化信号を出力し、該第１のノードに基づく電圧が基
準レベルより小さくなったのに応じて、第２の活性化信
号を出力し、該入力基準クロックが第２の電圧レベルの
時、該第１のノードに基づく電圧が基準レベルより大き
くなったのに応じて、第３の活性化信号を出力し、該第
１のノードの電圧が基準レベルより小さくなったのに応
じて、第４の活性化信号を出力するものである。

第１の制御信号発生手段は、前記第１の電源電圧源と
前記第２のノードとの間に接続され、前記第１の活性化
信号に応答して、該第１の電源電圧源と該第２のノード
との間を電気的に導通する第１のトランジスタと、前記
第２の電源電圧源と該第２のノードとの間に接続され、
前記第２の活性化信号に応答して、該第２の電源電圧源
と該第２のノードとの間を電気的に導通する第２のトラ
ンジスタと、前記第２のノードに接続され、該第２のノ
ードに供給される電圧を充放電する第１の充放電素子と
からなり、該第１のトランジスタと該第２のトランジス
タとが前記遅延時間に対応した相互コンダクタンス比を
有するものである。

さらに、第２の制御信号発生手段は、前記第１の電源
電圧源と前記第３のノードとの間に接続され、前記第３
の活性化信号に応答して、該第１の電源電圧源と該第３
のノードとの間を電気的に導通する第３のトランジスタ
と、前記第２の電源電圧源と該第３のノードとの間に接
続され、前記第４の活性化信号に応答して、該第２の電
源電圧源と該第３のノードとの間を電気的に導通する第
４のトランジスタと、前記第３のノードに接続され、該
第３のノードに供給される電圧を充放電する第２の充放
電素子とからなり、該第３のトランジスタと該第４のト
ランジスタとが前記遅延時間に対応した相互コンダクタ
ンス比を有するものである。

（作用）本発明によれば、以上のように位相遅延回路を構成し
たので、活性化信号発生手段は、入力基準クロック及び
第１のノードに基づく電圧に応じた第１、第２、第３あ
るいは第４の活性化信号を出力し、第１、第２の制御信
号発生手段に与える。第１の制御信号発生手段では、第
１の活性化信号に応答して第１のトランジスタがオン状
態となって第１の電源電圧源と第２のノードとが導通
し、第２の活性化信号に応答して第２のトランジスタが
オン状態となって第２の電源電圧源と第２のノードとが
導通する。この第２のノードに供給される電圧は、第１
の充放電素子によって充放電される。第２の制御信号発
生手段では、第３の活性化信号に応答して第３のトラン
ジスタがオン状態となって第１の電源電圧源と第３のノ
ードとが導通し、第４の活性化信号に応答して第４のト
ランジスタがオン状態となって第２の電源電圧源と第３
のノードとが導通する。この第３のノードに供給される
電圧は、第２の充放電素子によって充放電される。

第２のノードの電圧レベルによって第１の電圧供給手
段内の第１の抵抗素子の抵抗値が決まり、第３のノード
の電圧レベルによって第２の電圧供給手段内の第２の抵
抗素子の抵抗値が決まる。これらの第１又は第２の電圧
供給手段は、入力基準クロックの電圧レベルに応じて活
性化し、第１又は第２の抵抗素子を通して所定の電圧を
第１のノードに供給する。この第１のノードから、入力
基準クロックが所定時間遅延された出力信号が出力され
る。

ここで、所望のデューティ比の出力信号を得るために
は、第１と第２のトランジスタの相互コンダクタンス比
と、第３の第４のトランジスタの相互コンダクタンス比
とを、その所望のデューティ比に対応して選定すればよ
い。例えば、低レベル（以下、Ｌレベルという）の時間
が長く、高レベル（以下、Ｈレベルという）の時間が短
い出力信号を得る場合、第１のノードの電圧が高電圧で
ある時間を長くし、低電圧である時間を短くする必要が
ある。つまり、第２のノードを充電する時間を短くかつ
放電する時間を長くすることで、第１の抵抗素子が低抵
抗である時間を短くし、第３のノードを充電する時間を
長くかつ放電する時間を短くすることで、第２の抵抗素
子が高抵抗である時間を短くする必要がある。

本発明では、第１と第２のトランジスタの相互コンダ
クタンス比、及び第３の第４のトランジスタの相互コン
ダクタンス比を適宜選定することにより、第２及び第３
のノードがそれぞれ第１の電源電圧源及び第２の電源電
圧源へ接続される時間を制御することが可能になる。こ
れにより、前記各トランジスタの相互コンダクタンス比
を適宜選定するという簡単な構成の変更のみで、所望の
デューティ比の出力信号が得られる。

（実施例）第１図は、本発明の実施例を示す位相遅延回路の構成
ブロック図である。

この位相遅延回路は、入力基準クロックＳに対する出
力遅延クロックＲの位相遅延量を検出しそれに応じた制
御信号a,bを出力する位相遅延検出回路10を備えてい
る。この位相遅延検出回路10は、第１及び第２の制御信
号発生手段と、活性化信号発生手段とで、構成されてい
る。さらに、電源電位（第１の電源電圧源）V_ddと接地
電位（第２の電源電圧源）V_ssとの間に、第１の素子11
及び充電量調整素子（第１の抵抗素子）12からなる第１
の電圧供給手段と、放電量調整素子（第２の抵抗素子）
13及び第２の素子14からなる第２の電圧供給手段とが接
続され、その充電量調整素子12と放電量調整素子13の接
続点（第１のノード）Ｎから、出力信号である遅延クロ
ックＲを出力する構成になっている。

ここで、第１の素子11は電荷の充電を制御する素子、
充電量調整素子12は制御信号ａに基づき第１の素子11に
よる充電量を調整するための素子、第２の素子14は電荷
の放電を制御する素子、及び放電量調整素子13は制御信
号ｂに基づき第２の素子14による放電量を調整するため
の素子である。

以上の構成において、位相遅延検出回路10は、入力さ
れた基準クロックＳに対する出力遅延クロックＲの位相
の遅れ量を検出し、それに応じた制御信号a,bを充電量
調整素子12と放電量調整素子13に供給する。これによ
り、充電量調整素子12による充電量の制御と、放電量調
整素子13による放電量の制御が行われ、所望の位相遅れ
量及びデューティ比をもった遅延クロックＲが接続点Ｎ
から得られる。

第４図は、第１図の位相遅延回路の一構成例を示す回
路図である。

この位相遅延回路は、ＮチャネルMOSトランジスタ
（以下、NMOSという）及びＰチャネルMOSトランジスタ
（以下、PMOSという）からなる相補型MOSトランジスタ
（以下、CMOSという）で構成されている。位相遅延検出
回路10は、PMOS（第１のトランジスタ）20、NMOS（第２
のトランジスタ）21及び容量（第１の充放電素子）C_aか
らなる第１の制御信号発生手段と、PMOS（第３のトラン
ジスタ）22、NMOS（第４のトランジスタ）23及び容量
（第２の充放電素子）C_bからなる第２の制御信号発生手
段と、インバータ24,25,30,31及び２入力NANDゲート26
〜29からなる活性化信号発生手段とで、構成されてい
る。PMOS20とNMOS21の相互コンダクタンス比、及びPMOS
22とNMOS23の相互コンダクタンス比は、所望のデューテ
ィ比の遅延クロックＲが得られるような値に設定されて
いる。さらに、第１の素子11がPMOS11で、充電量調整素
子12がPMOS42で、放電量調整素子13がNMOS43で、第２の
素子14がNMOS44で、それぞれ構成されている。

位相遅延検出回路10において、PMOS20及びNMOS21は電
源電位V_ddと接地電位V_ssの間に直列に接続され、このPM
OS20とNMOS21の接続点（第２のノード）N1から制御信号
ａが出力される。同様に、PMOS22及びNMOS23は電源電位
V_ddと接地電位V_ssの間に直列に接続され、このPMOS22と
NMOS23の接続点（第３のノード）N2から制御信号ｂが出
力される。接続点N1,N2には、それぞれ容量C_a,C_bが接続
されている。基準クロックＳ、遅延クロックＲ、インバ
ータ24,25及びNANDゲート26に使って第１の活性化信号を生成し、これをPMOS20のゲートに接続し、インバータ
24,30及びNANDゲート27を使って第２の活性化信号・
Ｒを生成し、これをNMOS21のゲートに接続し、インバー
タ25及びNANDゲート28を使って第３の活性化信号を生成し、これをPMOS22のゲートに接続し、さらにNAND
ゲート29及びインバータ31を使って第４の活性化信号Ｓ
・Ｒを生成し、これをNMOS23のゲートに接続している。

第1,第２の素子11,14、充電量調整素子12、及び放電
量調整素子13において、電源電位V_ddにPMOS41のソース
が接続され、このドレインにPMOS42のソースが接続さ
れ、このPMOS42のドレインが接続点Ｎを介してNMOS43の
ドレインに接続されている。さらに、NMOS43のソースが
NMOS44のドレインに接続され、このNMOS44のソースが接
地電位V_ssに接続されている。PMOS41及びNMOS44の各ゲ
ートは基準クロックＳに共通接続され、PMOS42及びNMOS
43のゲートはそれぞれ接続点N1,N2に接続されている。

この第４図の位相遅延回路では、PMOS42とNMOS43の接
続点Ｎに、PMOS50及びNMOS51からなるインバータが接続
され、このインバータを通して遅延クロックＲが出力さ
れるようになっている。このインバータは、接続点Ｎの
信号を反転すると共に波形を整形する機能を有してい
る。即ち、このインバータは、基準クロックＳをとし、設定された位相遅延をαとすると、接続点Ｎに発
生するの信号電位の位相からπを引いて、位相遅延分をαのみ
にする機能を有すると共に、通常はその波形がｎ≧ｍに
なるので、つまりなまるので、ｍの値を引上げるという
波形整形機能を有している。

第５図（１），（２），（３）は第４図の信号波形図
であり、この図を参照しつつ第４図の動作を説明する。
なお、第５図中のαは立上り時の設定遅延量、βは立下
り時の設定遅延量である。

第５図（１）は、設定された遅延量より位相が大きい
場合の状態を表わしている。このような場合、NANDゲー
ト28から出力される信号によってPMOS22がオンし、電源電位V_ddで接続点N2上の
制御信号ｂが充電され、またインバータ31から出力され
る信号Ｓ・Ｒにより、NMOS23がオンして放電される。こ
れにより、当初低電圧だった制御信号ｂがある値まで引
き上げられ、NMOS43を高抵抗から低抵抗にし、接続点Ｎ
を低電位にする。

第５図（２）は、設定された遅延量と位相が等しい場
合の状態を表わしている。設定された遅延量と等しい場
合、接続点N2上の制御信号ｂの充電量と放電量とが等し
いため、電位は変化しない。つまり、NMOS43は設定され
た遅延量を出すための抵抗値に収束している。

第５図（３）は、設定された遅延量より位相が小さい
場合の状態を表わしている。遅延量が小さい場合、接続
点N2上の制御信号ｂは高電位から低電位に変化し、NMOS
43を高抵抗にする。接続点N1上の制御信号ａは、この場
合は立下り時遅延量を決定している充電量調整素子12が
PMOS42なので、速遅に対する電位の変化方向が逆にな
る。

従って、制御信号a,bの充電量と放電量とが等しくな
る点が収束する点であり、この収束点によって位相遅延
量が決定される。これは、立上りの場合はPMOS22のコン
ダクタンスg_m22とNMOS23のコンダクタンスg_m23との比、
立下りの場合はPMOS20のコンダクタンスg_m20とNMOS21の
コンダクタンスg_m21との比が、位相遅延を決定すること
を表わしている。但しこの場合、という関係が成り立ち、PMOS42及びNMOS43の感度が制御
信号a,bの電位に追従できる範囲にあることが収束条件
となる。

第１図及び第４図の位相遅延回路では、次のような利
点を有している。

（ａ）基準クロックの周期が長い場合、大量の遅延素
子を使わなくても所望の遅延量が得られる。そのため、
回路形成面積を縮小できる。

（ｂ） PMOS42及びNMOS43をフィードバック制御して充
放電量を調整しているので、高精度な遅延量が得られ、
ある程度の製造ばらつきは吸収できる。

（ｃ）遅延量を時間でなく、位相で制御しているの
で、基準クロックＳの周波数に対するフレキシビリティ
が高く、さらにこの位相遅延回路の後段に接続される負
荷に無関係に遅延量を設定できる。そのため、遅延量の
設計を容易かつ的確に行える。

（ｄ） PMOS20とNMOS21の相互コンダクタンス比、及び
PMOS22とNMOS23の相互コンダクタンス比を適宜設定する
ことにより、位相の遅延量を立上り（α）、立下り
（β）に対して自由に設定できるので、遅延クロックＲ
のデューティ比を所望の値に容易に設定できる。

本実施例の位相遅延回路は、例えば次のような分野に
応用できる。

（ｉ）第１図の位相遅延回路をＮ個使うことにより、
自由なデューティ比のＮ倍の周波数逓倍器（周波数を漸
増させる装置）を構成できる。

（ii）入力バッファが追従できないような高周波のク
ロックを大規模集積回路（LSI）等の内部で使う場合、
そのLSI等の内部に第１図の位相遅延回路を複数個設
け、周波数の低いクロックを前記入力バーファを通して
入力した後、そのクロックを前記複数個の位相遅延回路
で高周波のクロックにした後、使用するようにすること
もできる。

（iii）第６図は、第１図の応用例を示すLSI等のクロ
ック分配器の回路図である。

このクロック分配器は、クロックφをインバータ60で
駆動して複数個のインバータ61−１〜61−３に分配した
後、この分配された各クロックを対象負荷62−１〜62−
３にそれぞれ供給する回路である。通常、設計時におい
ては対象負荷62−１〜62−３の負荷量をある許容範囲に
限定しておいてクロックφの遅延量を決定するのである
が、対象負荷の変更等によって負荷量が許容範囲を超え
た場合、インバータ60,61−１〜61−３の遅延時間を再
設計することが必要となる。そこで、各インバータ61−
１〜61−３を第１図の位相遅延回路に置き換えれば、対
象負荷62−１〜62−３の影響を受けることなく、的確な
クロック遅延量の設定が可能となる。そのため、LSI等
の内部のクロックスキュー（クロックのいずれ）や、外
部のLSI等とのクロックスキューに対する詳細な設計が
不要となり、設計の容易化と、再設計の不要化が図れ
る。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。この変形例としては、例えば次のよう
なものがある。

第４図の位相遅延回路は、CMOSで構成したが、PMOS
単独、NMOS単独、あるいはPMOSとNMOSの組合せで第４図
の回路を構成してもよい。さらに、MOSトランジスタ以
外のトランジスタを用いて第４図の回路を構成すること
も可能である。

第４図の回路では、入力の基準クロックＳと出力の
遅延クロックＲとが同位相であるが、出力側にインバー
タを追加してそれらを逆位相になるようにしてもよい。

第１図の回路に、精度の向上や、動作の安定性を向
上させるための他の回路を付加してもよい。

（発明の効果）以上詳細に説明したように、本発明によれば、活性化
信号発生手段から出力された活性化信号によって第１及
び第２の制御信号発生手段内のトランジスタを制御し、
第２及び第３のノードの電圧レベルにより、第１及び第
２の電圧供給手段内の第１及び第２の抵抗素子の抵抗値
を設定する構成にしたので、遅延素子数の減少による占
有面積の縮小化とレイアウトの容易化が図れ、さらに負
荷量には無関係に遅延値を簡易かつ的確に設定できる。
しかも、第１及び第２の制御信号発生手段を構成する各
トランジスタの相互コンダクタンス比を適宜設定すると
いう簡単な構成の変更のみで、所望のデューティ比の出
力信号を容易に得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す位相遅延回路の構成ブロ
ック図、第２図は従来の遅延回路の回路図、第３図は第
２図の入出力波形図、第４図は第１図の構成例を示す回
路図、第５図（１），（２），（３）は第４図の信号波
形図、第６図は第１図の応用例を説明するためのクロッ
ク分配器の回路図である。 11,14……第1,第２の素子、12……充電量調整素子、13
……放電量調整素子、Ｓ……基準クロック、Ｒ……遅延
クロック。

Claims

(57)【特許請求の範囲】

【請求項１】第１及び第２の電圧レベルを有する入力基
準クロックを入力し、該入力基準クロックを所定時間遅
延した出力信号を第１のノードから出力する位相遅延回
路において、第１の電源電圧源と前記第１のノードとの間に接続さ
れ、前記入力基準クロックの第１の電圧レベルに応答し
て活性化し、第２のノードの電圧レベルに応じた抵抗値
を有する第１の抵抗素子を介して該第１の電源電圧源に
基づく電圧を該第１のノードに供給する第１の電圧供給
手段と、第２の電源電圧源と前記第１のノードとの間に接続さ
れ、前記入力基準クロックの第２の電圧レベルに応答し
て活性化し、第３のノードの電圧レベルに応じた抵抗値
を有する第２の抵抗素子を介して該第２の電源電圧源に
基づく電圧を該第１のノードに供給する第２の電圧供給
手段と、前記入力基準クロック及び前記第１のノードに基づく電
圧を受信し、該入力基準クロックが第１の電圧レベルの
時、該第１のノードに基づく電圧が基準レベルより大き
くなったのに応じて、第１の活性化信号を出力し、該第
１のノードに基づく電圧が基準レベルより小さくなった
のに応じて、第２の活性化信号を出力し、該入力基準ク
ロックが第２の電圧レベルの時、該第１のノードに基づ
く電圧が基準レベルより大きくなったのに応じて、第３
の活性化信号を出力し、該第１のノードの電圧が基準レ
ベルより小さくなったのに応じて、第４の活性化信号を
出力する活性化信号発生手段と、前記第１の電源電圧源と前記第２のノードとの間に接続
され、前記第１の活性化信号に応答して、該第１の電源
電圧源と該第２のノードとの間を電気的に導通する第１
のトラジスタと、前記第２の電源電圧源と該第２のノー
ドとの間に接続され、前記第２の活性化信号に応答し
て、該第２の電源電圧源と該第２のノードとの間を電気
的に導通する第２のトランジスタと、前記第２のノード
に接続され、該第２のノードに供給される電圧を充放電
する第１の充放電素子とからなり、該第１のトランジス
タと該第２のトランジスタとが前記遅延時間に対応した
相互コンダクタンス比を有する第１の制御信号発生手段
と、前記第１の電源電圧源と前記第３のノードとの間に接続
され、前記第３の活性化信号に応答して、該第１の電源
電圧源と該第３のノードとの間を電気的に導通する第３
のトランジスタと、前記第２の電源電圧源と該第３のノ
ードとの間に接続され、前記第４の活性化信号に応答し
て、該第２の電源電圧源と該第３のノードとの間を電気
的に導通する第４のトランジスタと、前記第３のノード
に接続され、該第３のノードに供給される電圧を充放電
する第２の充放電素子とからなり、該第３のトランジス
タと該第４のトランジスタとが前記遅延時間に対応した
相互コンダクタンス比を有する第２の制御信号発生手段
とを、備えたことを特徴とする位相遅延回路。