JPH08139597A - クロック発生回路 - Google Patents

クロック発生回路

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JPH08139597A
JPH08139597A JP6301691A JP30169194A JPH08139597A JP H08139597 A JPH08139597 A JP H08139597A JP 6301691 A JP6301691 A JP 6301691A JP 30169194 A JP30169194 A JP 30169194A JP H08139597 A JPH08139597 A JP H08139597A
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Abstract

(57)【要約】 （修正有） 【目的】 簡単な構成で、しかも半導体集積回路の外部
から供給された周波数信号に対応した広い周波数範囲で
安定的に動作可能とする。 【構成】 半導体集積回路の外部端子から供給された第
１の周波数信号ＣＩＮと半導体集積回路の内部で形成さ
れた第２の周波数信号ＣＬＫとを位相比較器１１に入力
し、かかる位相比較器１１の出力信号をロウパスフィル
タ１２により平滑して電圧信号に変換し、補償回路１５
により第１の周波数信号ＣＩＮを受ける電流制御遅延回
路の遅延信号と第１の周波数信号ＣＩＮとを用いて周波
数に対応した電流信号に変換し、ロウパスフィルタ１２
により形成された電圧信号を電流信号に変換するととも
に補償回路１５の電流信号と合成して上記電流制御遅延
回路と同じ構成にされた電流制御遅延回路を用いて構成
されたリングオシレータ２２の発振周波数を制御する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、クロック発生回路に
関し、主にＣＭＯＳ集積回路装置に内蔵され、外部から
供給されたクロック信号に同期したクロック信号を形成
するものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】本願発明者等においては、外部端子から
供給されたタイミング信号の周波数に対応してＰＬＬ回
路を構成するＶＣＯ（電圧制御型発振器）の発振周波数
範囲を変化させるようにした補償手段を設けることによ
り、広い周波数範囲で安定的に動作可能にされたクロッ
ク発生装置を特開平２−２３０８２１号公報において提
案した。
【０００３】
【発明が解決しようとする課題】上記のクロック発生装
置においては、ＶＣＯとしてエミッタ結合型のマルチバ
イブレータを用い、バイポーラ型トランジスタとＭＯＳ
ＦＥＴ（絶縁ゲート型電界効果トランジスタ）との組み
合わせにより構成しており、補償手段としてはタイミン
グ信号によりセット・リセットされる積分回路を利用し
た周波数・電流変換手段を用いている。このため、バイ
ポーラ型トランジスタとＭＯＳＦＥＴとを同一半導体基
板上に形成することが必要となり、製造プロセスが複雑
になってしまう。また、補償手段とＶＣＯがそれぞれが
素子特性のプロセスバラツキの影響を個々に受けてしま
うために、現実的には動作範囲が限定されてしまうとい
う問題のあることが判明した。
【０００４】この発明の目的は、簡単な構成で、しかも
半導体集積回路の外部から供給された周波数信号に対応
した広い周波数範囲で安定的に動作可能にされたクロッ
ク発生回路を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、半導体集積回路の外部端子
から供給された第１の周波数信号と半導体集積回路の内
部で形成された第２の周波数信号とを位相比較器に入力
し、かかる位相比較器の出力信号をロウパスフィルタに
より平滑して電圧信号に変換し、補償回路により上記第
１の周波数信号を受ける電流制御遅延回路の遅延信号と
上記第１の周波数信号とを用いて周波数に対応した電流
信号に変換し、上記ロウパスフィルタにより形成された
電圧信号を電流信号に変換するとともに上記補償回路の
電流信号と合成して上記電流制御遅延回路と同じ構成に
された電流制御遅延回路を用いて構成されたリングオシ
レータの発振周波数を制御し、かかるリングオシレータ
の発振信号に基づいて上記第２の周波数信号と半導体集
積回路の内部で必要とされるクロック信号を形成する。
【０００６】
【作用】上記した手段によれば、ＰＬＬループに設けら
れるリングオシレータと、その動作範囲を制御する補償
回路とが同じ構成の電流制御遅延回路を用いているため
に回路の整合性が良くなり、プロセスバラツキの影響が
大幅に軽減されてＣＭＯＳ回路等のような簡単な構造の
回路を用いることが可能となる。
【０００７】
【実施例】図１には、この発明に係るクロック発生回路
の一実施例のブロック図が示されている。同図の各回路
ブロックは、図示しない他の内部回路とともに公知のＣ
ＭＯＳ集積回路の製造技術により、単結晶シリコンのよ
うな１個の半導体基板上において形成される。
【０００８】タイミング信号ＣＩＮ（ｆin) は、半導体
集積回路の外部端子から供給される周波数信号であり、
位相比較器１１の一方の入力に供給される。この位相比
較器１１の他方の入力には、この発明に係るクロック発
生回路により形成された同期クロック信号ＣＬＫ（ｆｖ
／Ｎ）が供給される。位相比較器１１で形成された誤差
信号ＥＲＲは、ロウパスフィルタＬＰＦにより平滑され
て制御電圧ＶＢに変換される。この制御電圧ＶＢは、Ｖ
ＣＯ１３を構成する電圧−電流変換回路２１により電流
信号に変換され、リングオシレータ型電流制御発振器２
２の発振周波数を制御する。このリングオシレータ２２
の出力信号ＣＶＫ（ｆｖ）は、分周回路１４により１／
Ｎに分周されて、上記同期クロックＣＬＫ（ｆｖ／Ｎ）
として図示しない内部回路に供給されるとともに、上記
位相比較器１１に入力される内部の周波数信号とされ
る。上記のような構成によりＰＬＬ回路が構成される。
【０００９】この実施例では、ＣＭＯＳ回路により構成
された半導体集積回路に搭載されるクロック発生回路と
して用いられるものであるので、上記ＶＣＯ１３にはＣ
ＭＯＳ回路で容易に実現できるにはリングオシレータ型
電流制御発振器を用いるものである。しかしながら、こ
のリングオシレータ２２は、素子特性のプロセスバラツ
キが設計値に対して約±３０％ものように非常に大きい
ことからそのフリーラン周波数が設計目標値に対して大
きく変動してしまうことと、後述するような通常動作時
に比べて極めて遅い周波数のクロックによって開発時の
デバッグを容易に行うようにするために、次のような補
償回路１５が設けられる。
【００１０】この補償回路１５の基本的な動作そのもの
は、本願発明者等が先に特開平２−２３０８２１号公報
によって提案した補償手段と同様に、タイミング信号Ｃ
ＩＮの周波数を検知して、ＶＣＯ１３の動作範囲を変更
させるようにするものでありる。この場合、上記のよう
にリングオシレータ２２のプロセスバラツキそのものを
も補償する必要があり、補償回路１５に用いられる周波
数−電流変換回路に格別の工夫を行うことが必要とされ
る。
【００１１】本願発明においては、半導体集積回路に形
成される素子特性のプロセスバラツキは大きくとも、素
子相互においては同様なプロセスバラツキを受ける結
果、相対的なバラツキが小さいことを利用し、リングオ
シレータ２２と補償回路１５とを同じ構成の遅延回路を
利用するものである。
【００１２】図２には、図１のＶＣＯ１３を構成するリ
ングオシレータ２２の一実施例の回路図が示されてい
る。この実施例のＶＣＯは、ＣＭＯＳ回路のような簡単
な構成とするために、言い換えるならば、ＣＭＯＳ回路
で構成された半導体集積回路にそのまま搭載できるよう
にするために、ＣＭＯＳ構成のリングオシレータが用い
られる。このリングオシレータは、後述するような補償
回路１５における電流制御遅延回路と同様な構成にされ
る。
【００１３】発振周波数の制御を行う制御電流Ｉｖは、
Ｎチャンネル型ＭＯＳＦＥＴＱ７とＱ８からなる電流ミ
ラー回路からなる制御電流回路２２１に供給され、この
ＭＯＳＦＥＴＱ７は遅延ゲート回路２２２を構成するＮ
チャンネル型ＭＯＳＦＥＴＱ１０等と電流ミラー形態に
される。上記ＭＯＳＦＥＴＱ８のドレインには、ダイオ
ード形態のＰチャンネル型ＭＯＳＦＥＴＱ９が接続さ
れ、かかるＭＯＳＦＥＴＱ９と遅延ゲート回路２２２を
構成するＰチャンネル型ＭＯＳＦＥＴＱ１１等とが電流
ミラー形態にされる。これにより、上記Ｎチャンネル型
ＭＯＳＦＥＴＱ１０等とＰチャンネル型ＭＯＳＦＥＴＱ
１１等は、制御電流Ｉｖに従った電流を流す可変電流源
として動作させられる。
【００１４】遅延ゲート回路２２２は、代表として例示
的に示されている＃１の回路のように、上記可変電流源
として動作するＮチャンネル型ＭＯＳＦＥＴＱ１０とＰ
チャンネル型ＭＯＳＦＥＴＱ１１との間に、ＣＭＯＳイ
ンバータ回路を構成するＮチャンネル型ＭＯＳＦＥＴＱ
１２とＰチャンネル型ＭＯＳＦＥＴＱ１３が直列形態に
接続される。これにより、ＣＭＯＳインバータ回路の動
作電流が上記可変電流源としてのＮチャンネル型ＭＯＳ
ＦＥＴＱ１０及びＰチャンネル型ＭＯＳＦＥＴＱ１１に
より決定される。上記ＭＯＳＦＥＴＱ１２とＱ１３のゲ
ートは、共通接続されて最終段（＃９）の遅延ゲート回
路２２２の出力信号が帰還される。上記ＭＯＳＦＥＴＱ
１２とＱ１３のドレインが共通に接続されて、次段回路
＃２の同様なＣＭＯＳインバータ回路の入力端子に接続
され、全体で９個の遅延ゲート回路がリング状に縦列接
続されて発振動作を行う。
【００１５】上記制御電流Ｉｖと遅延ゲート回路２２２
の遅延時間ｔｐｖとの関係は、ほぼ反比例となり、次式
（１）で表すことができる。ここで、ａ０は定数であ
る。 ｔｐｖ＝１／（ａ０・Ｉｖ） ・・・・・・・・・（１） 上記の実施例では、＃１〜＃９のような９段のリングオ
シレータとしているために、発振周波数ｆｖは１／（１
８・ｔｐｖ）となり、上記式（１）により次の式（２）
成立して、発振周波数ｆｖは制御電流Ｉｖに比例する。 ｆｖ＝（ａ０・Ｉｖ）／１８ ・・・・・・・・・（２）
【００１６】図３には、上記リングオシレータの電流−
周波数特性図が示されている。上記制御電流Ｉｖと遅延
ゲート回路２２２の遅延時間ｔｐｖとの関係は、上記の
ようにほぼ反比例となる。そして、遅延時間ｔｐｖと発
振周波数ｆｖとの関係もほぼ反比例するため、結局のと
ころ発振周波数ｆｖは制御電流Ｉｖにほぼ比例して制御
される。同図において、ｆｖｃは中心周波数であり、電
流Ｉｖｃはそれに対応した制御電流である。
【００１７】図４には、図１の補償回路１５の一実施例
の具体的回路図が示されている。タイミング信号ＣＩＮ
は、１／２分周回路１５１により分周されてパルス幅の
デューティが５０％にされたパルスａに変換されて取り
込まれる。このパルスａは、電流制御遅延回路１５２に
より遅延される。この電流制御遅延回路１５２により遅
延されたパルスｂは上記入力パルスａとともに論理回路
１５３に入力される。この論理回路１５３は、ナンドゲ
ート回路Ｇ１，Ｇ２及びインバータ回路Ｎ１，Ｎ２によ
り構成され、上記遅延回路１５２による遅延時間に対応
したパルスｄと、上記タイミング信号ＣＩＮの１周期か
ら上記パルスｄの時間を差し引いた時間のパルスｅを発
生させる。
【００１８】つまり、論理回路１５３は、タイミング信
号ＣＩＮの１周期間において上記遅延回路１５２の遅延
時間に対応したパルスｄにより、チャージポンプ回路１
５４のＰチャンネル型ＭＯＳＦＥＴＱ１をオン状態にし
てキャパシタ（Ｃ１）１５５を定電流源Ｉｐによりチャ
ージアップさせ、残りの時間に対応したパルスｅにより
チャージポンプ回路１５４のＮチャンネル型ＭＯＳＦＥ
ＴＱ２をオン状態にしてキャパシタ（Ｃ１）１５５を定
電流源Ｉｄによりディスチャージさせる。タイミング信
号ＣＩＮは、分周回路１５１により１／２に分周されて
いるので、上記のようなチャージアップとディスチャー
ジとは、タイミング信号ＣＩＮの２周期に１回の割り合
いで行われる。つまり、上記のようなチャージアップと
ディスチャージが終了すると、次の１周期はキャパシタ
１５５は前の電荷の状態を保持することとなる。
【００１９】上記のようなキャパシタ１５５の電圧信号
ｆは、抵抗Ｒ１とキャパシタＣ２からなるロウパスフィ
ルタ１５６により平滑される。このロウパスフィルタ１
５６の出力電圧ｇは、電圧−電流変換回路１５７に入力
されて電流信号ＩＭに変換される。つまり、上記電圧信
号ｇは、Ｎチャンネル型ＭＯＳＦＥＴＱ３のゲートとソ
ース間に供給され、そこでドレインから電流信号ＩＭに
変換される。この電流信号ＩＭは、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ４とＱ５及びＱ６からなる電流ミラー回路に
より、一方はＭＯＳＦＥＴＱ５を通して上記遅延回路１
５２の制御電流Ｉｘとして、他方はＭＯＳＦＥＴＱ６を
通して前記ＶＣＯ１３の補償電流Ｉｃとして出力され
る。
【００２０】上記制御電流Ｉｘは、前記図２のリングオ
シレータと同様なＮチャンネル型ＭＯＳＦＥＴＱ７’と
Ｑ８’からなる電流ミラー回路からなる制御電流回路２
２１に供給される。このＭＯＳＦＥＴＱ７’は遅延ゲー
ト回路２２２を構成するＮチャンネル型ＭＯＳＦＥＴＱ
１０’等と電流ミラー形態にされる。上記ＭＯＳＦＥＴ
Ｑ８’のドレインにはダイオード形態のＰチャンネル型
ＭＯＳＦＥＴＱ９’が設けられる。このＭＯＳＦＥＴＱ
９’と遅延ゲート回路２２２を構成するＰチャンネル型
ＭＯＳＦＥＴＱ１１’等とは電流ミラー形態にされる。
これにより、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１０’
等とＰチャンネル型ＭＯＳＦＥＴＱ１１’等は、制御電
流Ｉｘに従った電流を流す可変電流源として動作させら
れる。
【００２１】遅延ゲート回路２２２は、代表として例示
的に示されている＃１の回路のように、上記可変電流源
として動作するＮチャンネル型ＭＯＳＦＥＴＱ１０’と
Ｐチャンネル型ＭＯＳＦＥＴＱ１１’との間に、ＣＭＯ
Ｓインバータ回路を構成するＮチャンネル型ＭＯＳＦＥ
ＴＱ１２’とＰチャンネル型ＭＯＳＦＥＴＱ１３’とが
直列形態に接続されて、ＣＭＯＳインバータ回路の動作
電流が上記可変電流源としてのＮチャンネル型ＭＯＳＦ
ＥＴＱ１０’及びＰチャンネル型ＭＯＳＦＥＴＱ１１’
により決定される。上記ＭＯＳＦＥＴＱ１２’とＱ１
３’のゲートは、共通接続されて上記分周回路１５１に
より分周された入力パルスａが供給される。上記ＭＯＳ
ＦＥＴＱ１２’とＱ１３’のドレインが共通に接続され
て、次段回路＃２の同様なＣＭＯＳインバータ回路の入
力端子に接続される。
【００２２】上記遅延ゲート回路（＃１）は、上記のよ
うなＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯ
ＳＦＥＴのゲート容量及び配線容量からなる容量性負荷
を駆動するものであり、上記動作電流により容量性負荷
のチャージアップ／ディスチャージを行わせるので等価
的に遅延回路として動作することとなり、上記動作電流
が制御電流Ｉｘに対応して変化させられるので、電流制
御遅延回路として動作するととなる。この実施例では、
特に制限されないが、遅延ゲート回路２２２は、＃１か
ら＃７までの全部で７個の遅延ゲート回路が縦列接続さ
れて、上記遅延パルスｂを形成するものである。
【００２３】上記タイミング信号ＣＩＮの周期（１／ｆ
ｉｎ）と遅延回路による遅延時間ｔ１との比率が一定と
なるように上記遅延ゲート回路２２２の遅延時間ｔｐｘ
を制御電流Ｉｘにより制御する。タイミング信号ＣＩＮ
の周期、すなわち周波数ｆｉｎに応じた補償電流Ｉｃを
形成する。このときの周波数ｆｉｎと補償電流Ｉｃとの
関係は、周波数ｆｉｎが高くされたときには周期（１／
ｆｉｎ）が短くなり、遅延ゲート回路２２２の遅延時間
ｔｐｘも小さくなるように制御電流ＩｘとＩｃを共に大
きくする。逆に、周波数ｆｉｎが低くされたときには周
期（１／ｆｉｎ）が長くなり、遅延ゲート回路２２２の
遅延時間ｔｐｘも大きくなるように制御電流ＩｘとＩｃ
を共に小さくする。このように補償回路１５は、入力信
号ＣＩＮの周波数を電流信号に変換する動作を行う。
【００２４】上記補償電流Ｉｃは、次に説明するように
電圧−電流変換回路２１を介して実質的にＶＣＯとして
作用するリングオシレータ２２の中心周波数ｆｖｃを決
めることになる。このとき、補償回路１５において実質
的に周波数−電流変換動作を行う遅延ゲート回路と、リ
ングオシレータの発振周波数の決める遅延ゲート回路と
が同じ構成にされていることから、制御電流ＩｘとＩｖ
とが素子のプロセスバラツキの影響を受けることなく常
にほぼ一致した関係となる。したがって、ＶＣＯに供給
される補償電流Ｉｃと発振中心周波数ｆｖｃとの相関
と、補償回路１５における補償電流Ｉｃとタイミング信
号ＣＩＮの周波数ｆｉｎとの相関とは、変換定数が異な
る場合もあるが同じ相関関係となり、タイミング信号ｆ
ｉｎと発振中心周波数ｆｖｃとを比例関係に保つことが
できる。このように、補償回路１５は、ＶＣＯ１３の動
作領域の中心周波数ｆｖｃを外部端子から入力されるタ
イミング信号ＣＩＮの周波数ｆｉｎに比例した値になる
ように制御する。
【００２５】ＰＬＬ回路によるクロック発生回路では、
入力されるタイミング信号ＣＩＮの周波数ｆｉｎとＶＣ
Ｏ１３の発振出力ＣＶＫの周波数ｆｖとの関係は、ＰＬ
Ｌが引き込み後（ロック状態）では必ず比例関係（ルー
プの分周数をＮとするとｆｉｎ＝ｆｖ／Ｎ）となる。上
記周波数ｆｉｎと発振出力ｆｖの比例定数と上記した補
償回路１５による周波数ｆｉｎとＶＣＯ１３の発振中心
周波数ｆｖｃの比例定数とを同じに設定すると、発振出
力ｆｖとｆｖｃは一致する。すなわち、半導体集積回路
の外部端子から入力されるタイミング信号ＣＩＮの周波
数ｆｉｎが変化したとしても、又はプロセスバラツキが
あったとしてもＶＣＯ１３にあっては、発振する動作領
域の中心周波数ｆｖｃの点で常に動作する。
【００２６】図５には、図１のＶＣＯ１３に含まれる電
圧−電流変換回路２１の一実施例の回路図が示されてい
る。ＰＬＬループのロウパスフィルタ１２で形成された
制御電圧ＶＢと基準電圧ＶＲとは、Ｎチャンネル型の差
動ＭＯＳＦＥＴＱ１９とＱ１８のゲートにそれぞれ供給
される。上記差動ＭＯＳＦＥＴＱ１８とＱ１９の共通化
されたソースには、電流Ｉ２を形成するＮチャンネル型
ＭＯＳＦＥＴＱ１６が設けられる。このＭＯＳＦＥＴＱ
１６は、上記補償回路１５で形成された補償電流Ｉｃが
入力されたダイオード形態のＮチャンネル型ＭＯＳＦＥ
ＴＱ１５と電流ミラー形態にされる。それ故、電流ミラ
ー形態にされたＭＯＳＦＥＴＱ１５とＱ１６のサイズ比
に従って補償電流ＩｃとＩ２が形成される。つまり、Ｉ
２＝ａ２・Ｉｃのようにされる。
【００２７】上記差動ＭＯＳＦＥＴＱ１８とＱ１９のド
レインには、電流ミラー形態にされりＰチャンネル型Ｍ
ＯＳＦＥＴＱ２０，Ｑ２１が設けられる。一方の差動Ｍ
ＯＳＦＥＴＱ１８のドレイン電流が上記電流ミラー形態
にされたＭＯＳＦＥＴＱ２０とＱ２１を介して同じ電流
が他方の差動ＭＯＳＦＥＴＱ１９のドレイン側に流れる
ようにされる。したがって、制御電圧ＶＢと基準電圧Ｖ
Ｒとが等しいときには、差動ＭＯＳＦＥＴＱ１８とＱ１
９のドレインには、Ｉ２／２の等しい電流が流れて出力
ノードの電流は零になる。制御電圧ＶＢが高くされてＭ
ＯＳＦＥＴＱ１９がオン状態で、ＭＯＳＦＥＴＱ１８が
オフ状態ならＭＯＳＦＥＴＱ１９には電流Ｉ２が流れ、
その出力ノードには−Ｉ２のような吸い込み電流を形成
する。制御電圧ＶＢが低くされてＭＯＳＦＥＴＱ１８が
オン状態で、ＭＯＳＦＥＴＱ１９がオフ状態ならＭＯＳ
ＦＥＴＱ１８には電流Ｉ２が流れ、上記電流ミラー回路
を通して出力ノードには＋Ｉ２のような押し出し電流を
形成する。
【００２８】上記補償電流Ｉｃを受けるＭＯＳＦＥＴＱ
１５には、電流ミラー形態にされたＮチャンネル型ＭＯ
ＳＦＥＴＱ１７が設けられる。このＭＯＳＦＥＴＱ１７
のドレインには、ダイオード形態にされたＰチャンネル
型ＭＯＳＦＥＴＱ２２が設けられる。このＭＯＳＦＥＴ
Ｑ２２には、上記ＭＯＳＦＥＴＱ１７により形成された
電流Ｉ１と、上記差動回路の出力電流との合成電流が流
れるようにされる。これにより、上記Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ２２と電流ミラー形態にされたＰチャンネ
ル型ＭＯＳＦＥＴＱ２３から上記電流Ｉ１±Ｉ２に対応
された出力電流Ｉｖが形成される。電流ミラー形態にさ
れたＭＯＳＦＥＴＱ１５とＱ１７のサイズ比に従って補
償電流ＩｃとＩ１が形成される。つまり、Ｉ１＝ａ１・
Ｉｃのようにされる。
【００２９】図６には、上記電圧−電流変換回路の動作
を説明するための特性図が示されている。（Ａ）には、
ＶＢ−Ｉｖ特性が示されている。（Ａ）の特性におい
て、基準電圧ＶＲを中心にして制御電圧ＶＢが正又は負
方向に変化すると、それに対応して電流Ｉ２の分配比が
変化し、その差分の電流が電流Ｉ１に重畳（合成）され
て出力電流Ｉｖが形成されることが示されている。
（Ｂ）には、Ｉｃ−Ｉｖ特性が示されている。補償回路
により形成された制御信号Ｉｃにより、上記電流Ｉ１及
びＩ２が共に比例的に変化することが示されている。電
流Ｉ１は、中心制御電流Ｉｖｃを設定するものであり、
電流Ｉ２はＰＬＬの制御電圧ＶＢに対応した動作範囲の
最大値Ｉｖｍａｘと最小値Ｉｖｍｉｎを設定する。
【００３０】図７には、図２の補償回路の動作を説明す
るための波形図が示されている。タイミング信号ＣＩＮ
は、分周回路１５１により１／２に分周させられてパル
ス幅が入力信号ＣＩＮの１周期に対応したパルス幅デュ
ーティを持つパルスａが形成される。このパルスａは、
電流制御遅延回路１５２に入力されて、遅延パルスｂが
形成される。これら２つのパルスａとｂは、論理回路１
５３により遅延時間ｔ１に対応してロウレベルにされる
パルスｄと、上記入力信号ＣＩＮの１周期から上記遅延
時間ｔ１を引いた時間ｔ２に対応してハイレベルにされ
るパルスｅが形成される。
【００３１】上記パルスｄのロウレベルにより、チャー
ジホンプ回路１５４のＰチャンネル型ＭＯＳＦＥＴＱ１
がオン状態になってキャパシタ１５５をチャージアップ
し、上記パルスｅのハイレベルによりチャージポンプ回
路のＮチャンネル型ＭＯＳＦＥＴＱ２をオン状態になっ
て上記キャパシタ１５５をディスチャージさせる。この
ため、キャパシタ１５５には、上記チャージ動作とディ
スチャージ動作に対応した電圧信号ｆが形成される。こ
の電圧信号ｆは、ロウパスフィルタ１５６により平滑さ
れて制御電圧ｇが形成される。
【００３２】遅延ゲート回路２２２は、リングオシレー
タ２２で用いている遅延ゲート回路と同じ回路構成とし
ているために、制御電流Ｉｘと遅延ゲート回路の遅延時
間ｔｐｘとの関係は前記式（１）と同じ定数ａ０を用い
て式（３）のように表すことができる。 ｔｐｘ＝１／（ａ０・Ｉｘ） ・・・・・・・・・・・（３） これにより、遅延時間ｔ１は遅延ゲート回路２２２が＃
１〜＃７のように７段で構成されているから、次式
（４）のように表すことができる。 ｔ１＝７ｔｐｘ ・・・・・・・・・・・（４）
【００３３】この時間ｔ１において、電流Ｉｐによりプ
リチャージ動作が行われてキャパシタ１５５に電荷Ｑｐ
が注入される。このため、キャパシタ１５５の電圧ｆが
上昇する。そして、時間ｔ２〔（１／ｆｉｎ）−ｔ１〕
において、電流Ｉｄによりディスチャージが行われて電
荷Ｑｄが放出されることにより、上記電圧ｆは下降す
る。上記電荷ＱｐとＱｄは、次式（５），（６）により
表すことができる。 Ｑｐ＝ｔ１・Ｉｐ ・・・・・・・・・・・（５） Ｑｄ＝ｔ２・Ｉｄ＝〔（１／ｆｉｎ）−ｔ１〕・Ｉｄ ・・・・・（６）
【００３４】ロウパスフィルタ１５６は、上記の電圧ｆ
を平滑化して制御電圧ｇを形成する。この電圧ｇは、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３のゲートに印加されて、
制御電流ＩＭに変換され、電流ミラー回路を通して上記
電流ＩＭに比例した制御電流Ｉｘが形成されて、上記遅
延ゲート回路２２２に遅延時間ｔｐｘが制御される。
【００３５】この電流Ｉｘが大きい場合には、式（３）
より遅延時間ｔｐｘが小さくなり、式（４）によりプリ
チャージ時間ｔ１も短くくなる。すると、式（５）によ
り、電荷Ｑｐが小さく、式（６）により電荷Ｑｄが大き
くなるために、キャパシタ１５５の電圧ｆが低下し、そ
の平滑化された制御電圧ｇも低下して上記電流ＩＭを小
さくする。逆に、この電流Ｉｘが小さい場合には、式
（３）より遅延時間ｔｐｘが大きくなり、式（４）によ
りプリチャージ時間ｔ１も長くなる。すると、式（５）
により、電荷Ｑｐが大きくく、式（６）により電荷Ｑｄ
が小さくなるために、キャパシタ１５５の電圧ｆが上昇
し、その平滑化された制御電圧ｇも増大して上記電流Ｉ
Ｍを大きくする。
【００３６】すなわち、上記回路は、負帰還ループを構
成しており、この帰還ループが平衡するのは、プリチャ
ージ電荷Ｑｐとディスチャージ電荷Ｑｄとが一致すると
きであり、式（５）と（６）において、Ｑｐ＝Ｑｄとす
ると、式（７）が成立する。 １／ｆｉｎ＝７・ｔｐｘ〔１＋（Ｉｐ／Ｉｄ）〕 ・・・・・・・（７） これは、タイミング信号ＣＩＮの周期１／ｆｉｎと内蔵
の遅延ゲート回路２２２の遅延時間ｔｐｘとの比率が一
定であることを意味し、式（７）が成立するような制御
電流Ｉｘが帰還ループで発生することになる。したがっ
て、上記制御電流Ｉｘは、式（７）と式（３）より次式
（８）のようにタイミング信号ＣＩＮの周波数ｆｉｎと
比例する。 Ｉｘ＝（７／ａ０）・〔１＋（Ｉｐ／Ｉｄ）〕・ｆｉｎ ・・・・（８）
【００３７】そして、上記制御電流Ｉｘと比例した補償
電流Ｉｃを形成することにより、電流ＩｃとＩｘの関係
を、Ｉｃ＝ａ３・Ｉｘとすると、次式（９）が成立し
て、補償電流Ｉｃとタイミング信号ＣＩＮの周波数ｆｉ
ｎとが比例することが判る。 Ｉｃ＝（７・ａ３／ａ０）・〔１＋（Ｉｐ／Ｉｄ）〕・ｆｉｎ ・・・（９）
【００３８】図８には、上記補償回路とそれを用いたＰ
ＬＬを説明するための特性図が示されている。（Ａ）
は、補償回路１５の特性図であり、補償電流Ｉｃとタイ
ミング信号ＣＩＮの周波数ｆｉｎとが比例することが示
されている。（Ｂ）は、ＰＬＬの特性図である。上記補
償回路１５の補償電流ＩｃによりＶＣＯ１３の発振する
動作領域の中心周波数ｆｖｃが決まる。つまり、式
（２）おける制御電流Ｉｖが電圧−電流変換回路の電流
Ｉ１（＝ａ１・Ｉｃ）となるために、次式（１０）のよ
うに表すことができる。 ｆｖｃ＝（７／１８）・ａ１・ａ３・〔１＋（Ｉｐ／Ｉｄ）〕・ｆｉｎ ・・・・・・・（１０）
【００３９】ＰＬＬループでは、引き込み後での入力さ
れるタイミング信号ＣＩＮの周波数ｆｉｎとＶＣＯ１３
の発振周波数ｆｖとの関係は、ループ内の分周回路１４
の分周比がＮであるために、ｆｖ＝Ｎ・ｆｉｎとなる。
したがって、この分周比Ｎを式（１０）の比例定数と次
式（１１）のように同じくするなら、ｆｖとｆｖｃとは
一致することになる。 Ｎ＝（７／１８）・ａ１・ａ３・〔１＋（Ｉｐ／Ｉｄ）〕 ・・・（１１）
【００４０】式（１１）において、ａ１，ａ３は共に電
流ミラー回路のＭＯＳＦＥＴのサイズ比に従って決定さ
れ、電流ＩｐとＩｄも同様な電流ミラー回路のＭＯＳＦ
ＥＴのサイズ比によって設定することできる。すなわ
ち、この実施例のＶＣＯにおいては、ＭＯＳＦＥＴの特
性バラツキがあっても、その相対的な比は高精度にでき
るから、実質的にプロセスバラツキが相殺され、常に入
力タイミング信号ＣＩＮの周波数に対応した広い周波数
範囲での安定な動作が実現できる。
【００４１】図９には、この発明に係るクロック発生回
路におけるＶＣＯを構成するリングオシレータの他の一
実施例の回路図が示されている。前記のようなＣＭＯＳ
インバータ回路を用いた場合には、その信号振幅が電源
電圧の変動の影響を受けるために、発振周波数が電源電
圧の変動を受け易いという問題を持っている。そこで、
この実施例では、次のような差動ゲート回路が利用され
る。同図の回路素子に付された回路記号は、前記実施例
のものと重複しているが、それぞれは別個の回路機能を
持つものであると理解されたい。このことは、次の図１
０の回路素子においても同様である。
【００４２】制御電流Ｉｖ’は、ダイオード形態のＮチ
ャンネル型のＭＯＳＦＥＴＱ１に供給される。このＭＯ
ＳＦＥＴＱ１と代表として例示的に示されている差動ゲ
ート回路３０２の動作電流を形成するＮチャンネル型の
電流源ＭＯＳＦＥＴＱ２と電流ミラー形態にされる。こ
のＭＯＳＦＥＴＱ２のドレインは、Ｎチャンネル型の差
動ＭＯＳＦＥＴＱ３とＱ４の共通ソースに接続される。
そして、各差動ＭＯＳＦＥＴＱ３とＱ４のドレインと電
源電圧との間には、ゲートに接地電位が供給されること
により抵抗素子として作用させられるＰチャンネル型Ｍ
ＯＳＦＥＴＱ５とＱ６が負荷抵抗として設けられる。
【００４３】差動ゲート回路３０２は、＃１ないし＃５
からなる５段回路がリング状に接続されてリングオシレ
ータを構成する。つまり、第１段の差動ゲート回路の相
補の出力信号は、次段回路＃２の差動ＭＯＳＦＥＴのゲ
ートにそれぞれ供給され、以下同様にして各段の相補の
出力信号が次段回路の差動入力に供給されて、リングオ
シレータを構成する。この構成では、各差動ゲート回路
から出力される相補の出力信号は、次段回路の差動入力
として順次に伝えられ、小さな信号振幅により順次に伝
送させられる。それ故、電源電圧の変動の影響を大幅に
低減できるようにされる。
【００４４】この実施例では、第５段目差動ゲート回路
＃５の相補の出力信号が第１段目差動ゲート回路＃１に
帰還されるとともに、出力差動回路３０３に伝えられ
る。出力差動回路３０３では、差動ＭＯＳＦＥＴＱ８と
Ｑ９のゲートに前記のような相補の出力信号が供給され
る。そして、これら差動ＭＯＳＦＥＴＱ８とＱ９の共通
ソースと回路の接地電位との間には電流源としてのＮチ
ャンネル型ＭＯＳＦＥＴＱ７が設けられる。上記差動Ｍ
ＯＳＦＥＴＱ８とＱ９のドレインには、Ｐチャンネル型
ＭＯＳＦＥＴＱ１０とＱ１１からなる電流ミラー回路が
アクティブ負荷回路として設けられる。これにより、シ
ングルエンドの増幅出力信号が形成され、出力段に設け
られたＣＭＯＳインバータ回路を通してＣＭＯＳレベル
の発振信号ＣＶＫが出力される。
【００４５】図１０には、上記図９のリングオシレータ
に対応された補償回路の一実施例の具体的回路図が示さ
れ、図１１にはその動作波形図が示されている。前記実
施例と同様にタイミング信号ＣＩＮは、１／２分周回路
により分周されてパルス幅のデューティが５０％にされ
たパルスａに変換されて取り込まれる。このパルスａ
は、前記リングオシレータと同様な電流制御遅延回路を
構成する差動ゲート回路３０２により遅延される。つま
り、差動ゲート回路３０２が＃１〜＃１０のように１０
段縦列接続されてなる電流制御遅延回路と、差動出力回
路３０３を通して出力されたパルスａの遅延信号ｈは、
その入力パルスａとともに論理回路３１３に入力され
る。この論理回路３１３は、ナンドゲート回路Ｇ１とイ
ンバータ回路Ｎ１により構成され、上記遅延回路による
遅延時間ｔ３に対応してロウレベルとなり、上記タイミ
ング信号ＣＩＮの２周期（１／ｆｉｎ＋１／ｆｉｎ）か
ら上記遅延時間（ｔ３）の時間を差し引いた時間ｔ４だ
けハイレベルとなるパルスｉを発生させる。
【００４６】つまり、論理回路３１３は、タイミング信
号ＣＩＮの１周期間（１／ｆｉｎ）において上記遅延回
路の遅延時間ｔ３に対応して出力パルスｉをロウレベル
として、チャージポンプ回路３１４のＰチャンネル型Ｍ
ＯＳＦＥＴＱ１をオン状態にしてキャパシタＣ１を定電
流源Ｉｐによりチャージアップさせ、上記２周期のうち
の残りの時間ｔ４に対応して出力パルスｉをハイレベル
として、チャージポンプ回路３１４のＮチャンネル型Ｍ
ＯＳＦＥＴＱ２をオン状態にしてキャパシタＣ１を定電
流源Ｉｄによりディスチャージさせる。
【００４７】上記のようなキャパシタＣ１電圧信号ｊ
は、Ｎチャンネル型ＭＯＳＦＥＴＱ３のゲートとソース
間に供給され、そこでドレインから電流信号に変換され
る。この電流信号は、Ｐチャンネル型ＭＯＳＦＥＴＱ４
とＱ５及びＱ６からなる電流ミラー回路により、一方は
ＭＯＳＦＥＴＱ５を通して上記遅延回路の制御電流Ｉｘ
として、他方はＭＯＳＦＥＴＱ６を通して前記ＶＣＯの
補償電流Ｉｃとして出力される。
【００４８】上記制御電流Ｉｘは、前記図９に示したよ
うなリングオシレータと同様なＮチャンネル型ＭＯＳＦ
ＥＴＱ７とＱ８からなる電流ミラー回路を通して差動ゲ
ート回路の動作電流の制御が行われる。この実施例で
は、差動ゲート回路を用いており、第１段目の差動ゲー
ト回路＃１には上記入力パルスａが一方の差動ＭＯＳＦ
ＥＴＱ９のゲートに供給され、他方の差動ＭＯＳＦＥＴ
Ｑ１０のゲートには、抵抗Ｒ１とＲ２からなるバイアス
回路３１１で形成された中点電圧が供給される。第２段
目回路＃２から最終段回路＃１０までは、リングオシレ
ータと同様に相補の出力信号が次段の差動入力信号とし
て順次に伝えられる。そして、最終段回路＃１０の出力
信号は、差動出力回路３０３によりシングルエンドの信
号に変換され、上記論理回路３１３に伝えられる。論理
回路３１３のインバータ回路Ｎ１は、上記差動出力回路
３０３の出力信号をＣＭＯＳレベルに変換するレベル変
換機能も合わせ持つようにされる。
【００４９】上記差動ゲート回路（＃１）は、ＭＯＳＦ
ＥＴＱ８で形成された動作電流が差動ＭＯＳＦＥＴＱ９
とＱ１０により切り替えられて次段回路のゲート容量及
び配線容量からなる容量性負荷をディスチャージさせる
ようにして信号遅延を行わせる。上記ＭＯＳＦＥＴＱ８
で形成される動作電流がそれと電流ミラー形態にされた
ＭＯＳＦＥＴＱ７に流れる制御電流Ｉｘに対応して変化
させられるので、電流制御遅延回路として動作するとと
なる。
【００５０】上記タイミング信号ＣＩＮの周期（１／ｆ
ｉｎ）と遅延回路による遅延時間ｔ３との比率が一定と
なるように上記差動ゲート回路３０２の遅延時間ｔｐｘ
を制御電流Ｉｘにより制御する。タイミング信号ＣＩＮ
の周期、すなわち周波数ｆｉｎに応じた補償電流Ｉｃを
形成する。このときの周波数ｆｉｎと補償電流Ｉｃとの
関係は、周波数ｆｉｎが高くされたときには周期（１／
ｆｉｎ）が短くなり、差動ゲート回路３０２の遅延時間
ｔｐｘも小さくなるように制御電流ＩｘとＩｃを共に大
きくする。逆に、周波数ｆｉｎが低くされたときには周
期（１／ｆｉｎ）が長くなり、差動ゲート回路３０２の
遅延時間ｔｐｘも大きくなるように制御電流ＩｘとＩｃ
を共に小さくする。このように補償回路は、入力信号Ｃ
ＩＮの周波数を電流信号に変換する動作を行う。
【００５１】上記補償電流Ｉｃは、前記図５のような電
圧−電流変換回路を介して実質的にＶＣＯとして作用す
るリングオシレータの中心周波数ｆｖｃを決めることに
なる。このとき、補償回路において実質的に周波数−電
流変換動作を行う差動ゲート回路と、リングオシレータ
の発振周波数の決める差動ゲート回路とが同じ構成にさ
れていることから、制御電流ＩｘとＩｖとが素子のプロ
セスバラツキの影響を受けることなく常にほぼ一致した
関係となる。
【００５２】この実施例では、チャージポンプ回路３１
４には、次のような機能が附加される。上記キャパシタ
Ｃ１を充電する定電電流Ｉｐを制御信号Ｓ１〜Ｓ４を選
択的にロウレベルにするにより、電流Ｉを基準にして、
その３倍のＩ、７倍のＩ及び１５倍のＩを流すようにし
て電流切り替えを行うようにしている。つまり、ＰＬＬ
ループでは、引き込み後での入力されるタイミング信号
ＣＩＮの周波数ｆｉｎとＶＣＯ１３の発振周波数ｆｖと
の関係は、ループ内の分周回路１４の分周比のＮにより
決定され、このＮが変更されたときに、上記制御信号Ｓ
１〜Ｓ４により上記分周比Ｎに対応して電流ＩｐとＩｄ
の比を変更して、前記式（１１）の関係を保つようにす
ることができる。
【００５３】図１２には、この発明に係るクロック発生
回路の他の一実施例の概略回路図が示されている。この
実施例では、単に外部端子から入力されたタイミング信
号に対して周波数が逓倍されたタイミング信号を得る回
路に向けられている。つまり、ＰＬＬのように位相まで
合わせ込むのではなく、単に周波数が一定の比率で高く
されたタイミング信号を形成する周波数逓倍回路に向け
られている。
【００５４】この実施例では、前記のような補償回路と
リングオシレータとが組み合わられて構成される。つま
り、前記図１の実施例における補償回路により形成され
た制御電流によりリングオシレータ型電流制御発振回路
を制御することにより、式（１０）に示したような関係
より、逓倍された内部周波数信号ｆｖを簡単に得ること
ができる。特に制限されないが、この内部周波数信号ｆ
ｖは、内部昇圧電源回路を構成するチャージポンプ回路
に供給されて、外部端子から供給されるクロックに対し
て高い周波数により安定した昇圧電圧を得る場合に利用
できる。この他、外部端子から供給されたクロックパル
スに対して、逓倍されたパルスを必要とするクロック発
生回路に広く利用することができる。
【００５５】図１３には、この発明に係るクロック発生
回路の更に他の一実施例のブロック図が示されている。
この実施例では、外部端子から供給されたタイミング信
号と同じ周波数で位相が同期した同期クロック信号を形
成する。つまり、外部端子から供給されたタイミング信
号に対して１周期遅れた内部同期信号を形成する。基本
的には、図１のＰＬＬ回路のうち、ＰＬＬループに挿入
される分周回路が省略されるとともに、リングオシレー
タ２２に代えて補償回路１５と同じく電流制御ゲートデ
ィレイ回路２３が用いられる。
【００５６】この実施例では、タイミング信号ＣＩＮの
周波数が変化したときには、その基本的な遅延時間を補
償回路１５により設定し、その遅延時間と入力タイミン
グ信号との位相差ＥＲＲを位相比較器１１で検出し、ロ
ウパスフィルタ１２により電圧信号ＶＢに変換し、電流
制御ゲートディレイ回路２３の微調整を行う。これによ
り、外部端子から供給されたタイミング信号ＣＩＮを受
ける電流制御ゲートディレイ回路２３の出力信号ＣＬＫ
は、上記入力タイミング信号ＣＩＮに対して遅延されて
正確に同期した同期クロック信号にすることができる。
この構成においても、前記の実施例と同様に補償回路１
５に用いられる電流制御遅延回路と上記入力信号ＣＩＮ
を遅延させる電流制御ゲートディレイ回路２３とが同じ
回路構成の遅延回路により構成されているから、入力信
号ＣＩＮが広い周波数範囲で設定されたとしても、それ
に追従して正確に同期した同期クロック信号ＣＬＫを得
ることができる。
【００５７】図１４には、上記電流制御ゲートディレイ
回路の一実施例の回路図が示されている。基本的には、
前記図２のリングオシレータと同じ遅延ゲート回路２２
２が縦列接続して構成される。図２のリングオシレータ
と異なる点は、最終段の出力信号が初段回路に帰還され
ないだけである。
【００５８】図１５には、電流制御ゲートディレイ回路
の動作を説明するための特性図が示されている。（Ａ）
には、遅延時間ｔｄと逆比の制御電流１／Ｉｖとの関係
が示されている。すなわち、前記説明したように遅延時
間ｔｄは、制御電流Ｉｖと反比例の関係にある。（Ｂ）
には、上記補償回路による中心遅延時間ｔｄｃと、位相
比較器による位相差ＥＲＲに対応した最大遅延時間ｔｄ
ｍａｘと最小遅延時間ｔｄｍｉｎとが示されている。こ
れは、図８の特性図（Ｂ）と対応されている。
【００５９】この実施例においても、遅延時間ｔｄｃと
タイミング信号の周期（１／ｆｉｎ）との関係が、前記
同様に電流ミラー回路のＭＯＳＦＥＴのサイズ比に従っ
て決定される。すなわち、この実施例の遅延回路におい
ては、ＭＯＳＦＥＴの特性バラツキがあっても、その相
対的な比は高精度にできるから、実質的にプロセスバラ
ツキが相殺され、常に入力タイミング信号ＣＩＮの周波
数に対応した広い周波数範囲での安定な動作が実現でき
る。
【００６０】以上説明したように、入力されるタイミン
グ信号ＣＩＮの周波数ｆｉｎの変化やプロセスバラツキ
に内部回路の動作点が依存しないクロック発生回路が実
現できるため、動作周波数範囲を広くできる。そして、
上記のような補償回路を設けたことにより、あるいは遅
延回路の遅延変化領域を狭く設定できるため、遅延回路
での遅延時間ｔｄがタイミング信号ＣＩＮの周期（１／
ｆｉｎ）と一致しなくとも２以上の自然数倍のときにも
同期してしまう擬似同期を防ぐことができるものとな
る。
【００６１】図１６には、この発明に係るクロック発生
回路が搭載された情報処理装置の一実施例のブロック図
が示されている。この実施例の情報処理装置は、同図に
点線で示すような１つの半導体集積回路装置ＬＳＩによ
り構成されたＲＩＳＣ型プロセッサに向けられている。
【００６２】クロック発生回路ＣＰＧは、前記のような
ＰＬＬ回路によるクロック発生回路から構成される。Ｉ
−Ｃａｃｈｅはプログラムを格納する命令キャッシュメ
モリであり、Ｄ−Ｃａｃｈｅはデータを格納するデータ
用キャッシュメモリである。ＩＵは整数演算ユニットで
あり、ＦＵは浮動小数点演算ユニットである。
【００６３】上記クロック発生回路ＣＰＧで形成された
クロックパルスは、クロックドライバによりチップの全
面に分配して各内部回路に供給される。つまり、クロッ
クパルス発生回路ＣＰＧから各内部回路に供給される伝
達経路に設けられるクロックドライバの段数を等しく、
かつほぼ同じ配線長なるようにして内部クロックパルス
の相互のスキューを減らすようにする。そして、終段の
クロックドライバの出力は、相互に接続（短絡）されて
クロックドライバを含むクロック分配経路での信号遅延
のバラツキを互いに吸収するようにされる。
【００６４】クロック発生回路ＣＰＧでは、チップ内各
部の基準となる内部クロックと外部から入力されるタイ
ミング信号ＣＩＮとが同期するように内部クロックを発
生させる。これにより、他のチップとの同期をとるとき
にクロックドライバの遅延時間を考慮する必要がなくな
る。そして、前記のようにクロック発生回路ＣＰＧにお
いては、タイミング信号ＣＩＮの周波数変化やプロセス
バラツキに対してもその動作が安定であり、ＰＬＬ回路
を搭載するための特別なプロセスバラツキ管理やプロセ
ス工程の増加が不要となる。
【００６５】この実施例のクロック発生回路ＣＰＧで
は、入力タイミング信号ＣＩＮの広い範囲の周波数に応
答して内部クロックを高精度に発生させる。このことに
着目し、通常動作においては、実装基板等での信号配線
でのクロック周波数に対応した比較的低いクロックを分
配し、各半導体集積回路装置ではＰＬＬの分周比に対応
した上記信号配線での信号伝達周波数の上限を超えるよ
うな高周波数の内部クロックで動作させるようにして高
速動作を行わせる。
【００６６】また、上記クロック発生回路が搭載された
各プロセッサやその周辺回路の開発設計時においては、
回路デバッグを簡単にするために通常の動作周波数に比
べて大幅に低くされたクロックで動作させる。このと
き、上記タイミング信号ＣＩＮの周波数をそれに対応し
て低く設定するだけで、従来のようなデバッグ用のクロ
ック入力端子を設けることなく、内部クロックの周波数
を大幅に低くしてシーケンシャルな回路動作の確認を簡
単に行うようにすることができる。
【００６７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 半導体集積回路の外部端子から供給された第１
の周波数信号と半導体集積回路の内部で形成された第２
の周波数信号とを位相比較器に入力し、かかる位相比較
器の出力信号をロウパスフィルタにより平滑して電圧信
号に変換し、補償回路により上記第１の周波数信号を受
ける電流制御遅延回路の遅延信号と上記第１の周波数信
号とを用いて周波数に対応した電流信号に変換し、上記
ロウパスフィルタにより形成された電圧信号を電流信号
に変換するとともに上記補償回路の電流信号と合成して
上記電流制御遅延回路と同じ構成にされた電流制御遅延
回路を用いて構成されたリングオシレータの発振周波数
を制御し、かかるリングオシレータの発振信号に基づい
て上記第２の周波数信号と半導体集積回路の内部で必要
とされるクロック信号を形成する。この構成では、ＰＬ
Ｌループに設けられるリングオシレータと、その動作範
囲を制御する補償回路とが同じ構成の電流制御遅延回路
を用いているために回路の整合性が良くなり、プロセス
バラツキの影響が大幅に軽減されてＣＭＯＳ回路等のよ
うな簡単な構造の回路を用いることが可能となるという
効果が得られる。
【００６８】（２） 上記電流制御遅延回路及びリング
オシレータを構成する単位の遅延回路は、制御電流を流
すようにされた第１のＰチャンネル型ＭＯＳＦＥＴ及び
第１のＮチャンネル型ＭＯＳＦＥＴと、かかる第１のＰ
チャンネル型ＭＯＳＦＥＴと第１のＮチャンネル型ＭＯ
ＳＦＥＴにより動作電流が流れるようにされた第２のＰ
チャンネル型ＭＯＳＦＥＴと第２のＮチャンネル型ＭＯ
ＳＦＥＴからなるＣＭＯＳインバータ回路を用いること
により、製造プロセスが比較的簡単なＣＭＯＳ集積回路
により実現できるという効果が得られる。
【００６９】（３） 上記電流制御遅延回路及びリング
オシレータを構成する単位の遅延回路は、制御電流を流
すようにされた第１導電型の第１のＭＯＳＦＥＴと、か
かる第１のＭＯＳＦＥＴがその共通接続されたソースに
設けられてなる第１導電型の第２と第３の差動ＭＯＳＦ
ＥＴと、上記第２と第３の差動ＭＯＳＦＥＴのドレイン
に設けられて、負荷として作用するようにさせられた第
２導電型の第１と第２のＭＯＳＦＥＴからなる差動ゲー
ト回路を用いることにより、電源電圧依存性を低減でき
より安定した動作が実現できるという効果が得られる。
【００７０】（４） 上記電流制御遅延回路の遅延信号
と上記第１の周波数信号とは、その位相差に対応した電
流信号に変換され、その電流信号に基づいて遅延時間が
制御されることによって第１の周波数信号に対して遅延
信号が所定の位相差を持つように制御されるようにする
ことにより、補償回路とそれにより制御されるＰＬＬ回
路又はディレイライン型ＰＬＬとの回路の整合性を簡単
に採ることができるという効果が得られる。
【００７１】（５） 半導体集積回路の外部端子から供
給された第１の周波数信号を受ける電流制御遅延回路の
遅延信号と上記第１の周波数信号とを用いて周波数に対
応した制御電流を形成する補償回路と、かかる制御電流
により上記電流制御遅延回路と同じ構成にされた遅延回
路によりリングオシレータを制御することにより、簡単
な構成により入力信号に対して周波数を逓倍させた内部
クロックを形成することができるという効果が得られ
る。
【００７２】（６） 半導体集積回路の外部端子から供
給された周波数信号とその遅延信号とを位相比較器に入
力し、かかる位相比較器の出力信号をロウパスフィルタ
により平滑して電圧信号に変換し、補償回路により上記
周波数信号を受ける第１の電流制御遅延回路の遅延信号
と上記周波数信号とを用いて周波数に対応した電流信号
に変換し、上記ロウパスフィルタにより形成された電圧
信号を電流信号に変換するとともに上記補償回路の電流
信号と合成して上記電流制御遅延回路と同じ構成にされ
た第２の電流制御遅延回路を制御し、かかる第２の電流
制御遅延回路の遅延信号に基づいて半導体集積回路の内
部で必要とされるクロック信号と、上記位相比較器に入
力される遅延信号を形成する。この構成では、内部で必
要とされるクロック信号を形成する第２の電流制御遅延
回路と、その動作範囲を制御する補償回路とが同じ構成
の回路を用いているために回路の整合性が良くなり、プ
ロセスバラツキの影響が大幅に軽減されてＣＭＯＳ回路
等のような簡単な構造の回路を用いることが可能となる
という効果が得られる。
【００７３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図４
の実施例において、ロウパスフィルタ１５６を省略して
もよい。逆に、図１０の実施例において、キャパシタＣ
１の次段にロウパスフィルタを設ける構成としてもよ
い。図１０の実施例においけるチャージポンプ回路のチ
ャージ電流Ｉｐを図４の実施例のように固定化してもよ
いし、逆に図４の実施例におけるチャージ電流Ｉｐを図
１０の実施例のように切り替え可能にしてもよい。補償
回路の入力段に設けられる分周回路は、入力タイミング
信号のパルス幅デューティが５０％なら省略してもよ
い。また、リングオシレータあるいは電流制御ゲートデ
ィレイ回路の段数、及びその補償電流を形成する電流制
御遅延回路の段数は、必要に応じて種々の実施形態を採
ることができるものである。
【００７４】この発明に係るクロック発生回路は、外部
端子から供給されるタイミング信号の周波数に対応した
内部クロックを形成する回路に広く利用できる。
【００７５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、半導体集積回路の外部端子
から供給された第１の周波数信号と半導体集積回路の内
部で形成された第２の周波数信号とを位相比較器に入力
し、かかる位相比較器の出力信号をロウパスフィルタに
より平滑して電圧信号に変換し、補償回路により上記第
１の周波数信号を受ける電流制御遅延回路の遅延信号と
上記第１の周波数信号とを用いて周波数に対応した電流
信号に変換し、上記ロウパスフィルタにより形成された
電圧信号を電流信号に変換するとともに上記補償回路の
電流信号と合成して上記電流制御遅延回路と同じ構成に
された電流制御遅延回路を用いて構成されたリングオシ
レータの発振周波数を制御し、かかるリングオシレータ
の発振信号に基づいて上記第２の周波数信号と半導体集
積回路の内部で必要とされるクロック信号を形成する。
この構成により、ＰＬＬループに設けられるリングオシ
レータと、その動作範囲を制御する補償回路とが同じ構
成の電流制御遅延回路を用いているために回路の整合性
が良くなり、プロセスバラツキの影響が大幅に軽減され
てＣＭＯＳ回路等のような簡単な構造の回路を用いるこ
とが可能となる。
【００７６】上記電流制御遅延回路及びリングオシレー
タを構成する単位の遅延回路は、制御電流を流すように
された第１のＰチャンネル型ＭＯＳＦＥＴ及び第１のＮ
チャンネル型ＭＯＳＦＥＴと、かかる第１のＰチャンネ
ル型ＭＯＳＦＥＴと第１のＮチャンネル型ＭＯＳＦＥＴ
により動作電流が流れるようにされた第２のＰチャンネ
ル型ＭＯＳＦＥＴと第２のＮチャンネル型ＭＯＳＦＥＴ
からなるＣＭＯＳインバータ回路を用いることにより、
製造プロセスが比較的簡単なＣＭＯＳ集積回路により実
現できる。
【００７７】上記電流制御遅延回路及びリングオシレー
タを構成する単位の遅延回路は、制御電流を流すように
された第１導電型の第１のＭＯＳＦＥＴと、かかる第１
のＭＯＳＦＥＴがその共通接続されたソースに設けられ
てなる第１導電型の第２と第３の差動ＭＯＳＦＥＴと、
上記第２と第３の差動ＭＯＳＦＥＴのドレインに設けら
れて、負荷として作用するようにさせられた第２導電型
の第１と第２のＭＯＳＦＥＴからなる差動ゲート回路を
用いることにより、電源電圧依存性を低減できより安定
した動作が実現できる。
【００７８】上記電流制御遅延回路の遅延信号と上記第
１の周波数信号とは、その位相差に対応した電流信号に
変換され、その電流信号に基づいて遅延時間が制御され
ることによって第１の周波数信号に対して遅延信号が所
定の位相差を持つように制御されるようにすることによ
り、補償回路とそれにより制御されるＰＬＬ回路又はデ
ィレイライン型ＰＬＬとの回路の整合性を簡単に採るこ
とができる。
【００７９】半導体集積回路の外部端子から供給された
第１の周波数信号を受ける電流制御遅延回路の遅延信号
と上記第１の周波数信号とを用いて周波数に対応した制
御電流を形成する補償回路と、かかる制御電流により上
記電流制御遅延回路と同じ構成にされた遅延回路により
リングオシレータを制御することにより、簡単な構成に
より入力信号に対して周波数を逓倍させた内部クロック
を形成することができる。
【００８０】半導体集積回路の外部端子から供給された
周波数信号とその遅延信号とを位相比較器に入力し、か
かる位相比較器の出力信号をロウパスフィルタにより平
滑して電圧信号に変換し、補償回路により上記周波数信
号を受ける第１の電流制御遅延回路の遅延信号と上記周
波数信号とを用いて周波数に対応した電流信号に変換
し、上記ロウパスフィルタにより形成された電圧信号を
電流信号に変換するとともに上記補償回路の電流信号と
合成して上記電流制御遅延回路と同じ構成にされた第２
の電流制御遅延回路を制御し、かかる第２の電流制御遅
延回路の遅延信号に基づいて半導体集積回路の内部で必
要とされるクロック信号と、上記位相比較器に入力され
る遅延信号を形成する。この構成により内部で必要とさ
れるクロック信号を形成する第２の電流制御遅延回路
と、その動作範囲を制御する補償回路とが同じ構成の回
路を用いているために回路の整合性が良くなり、プロセ
スバラツキの影響が大幅に軽減されてＣＭＯＳ回路等の
ような簡単な構造の回路を用いることが可能となる。
【図面の簡単な説明】
【図１】この発明に係るクロック発生回路の一実施例を
示すブロック図である。
【図２】図１のＶＣＯを構成するリングオシレータの一
実施例を示す回路図である。
【図３】図２のリングオシレータの電流−周波数特性図
である。
【図４】図１の補償回路の一実施例を示す具体的回路図
である。
【図５】図１のＶＣＯに含まれる電圧−電流変換回路の
一実施例を示す回路図である。
【図６】図５の電圧−電流変換回路の動作を説明するた
めの特性図である。
【図７】図２の補償回路の動作を説明するための波形図
である。
【図８】図２の補償回路とそれを用いたＰＬＬを説明す
るための特性図である。
【図９】この発明に係るクロック発生回路におけるＶＣ
Ｏを構成するリングオシレータの他の一実施例を示す回
路図である。
【図１０】図９のリングオシレータに対応された補償回
路の一実施例を示す具体的回路図である。
【図１１】図１０の補償回路の動作を説明するための波
形図である。
【図１２】この発明に係るクロック発生回路の他の一実
施例を示す概略回路図である。
【図１３】この発明に係るクロック発生回路の更に他の
一実施例を示すブロック図である。
【図１４】図１３の電流制御ゲートディレイ回路の一実
施例を示す回路図である。
【図１５】図１３の電流制御ゲートディレイ回路の動作
を説明するための特性図である。
【図１６】この発明に係るクロック発生回路が搭載され
た情報処理装置の一実施例を示すブロック図である。
【符号の説明】
１１…位相比較器、１２…ロウパスフィルタ、１３…Ｖ
ＣＯ、１４…分周回路、１５…補償回路、１６…電圧制
御遅延回路、２１…電圧−電流変換回路、２２…リング
オシレータ型電流制御発振器、２３…電流制御ゲートデ
ィレイ回路、２２１…制御回路、２２２…遅延ゲート回
路、１５１…１／２分周回路、１５２…電流制御遅延回
路、１５３…論理回路、１５４…チャージポンプ回路、
１５５…キャパシタ、１５６…ロウパスフィルタ、１５
７…電圧−電流変換回路、３０２…差動ゲート回路、３
０３…差動出力回路、３１１…バイアス回路、３１３…
論理回路、３１４…チャージポンプ回路、Ｑ１〜Ｑ２３
…ＭＯＳＦＥＴ、ＬＳＩ…半導体集積回路装置、ＣＰＧ
…クロック発生回路、Ｉ−Ｃａｃｈｅ…命令キャッシュ
メモリ、ＤＩ−Ｃａｃｈｅ…データキャッシュメモリ、
ＩＵ…整数演算ユニット、ＦＵ…浮動小数点演算ユニッ
ト。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｌ 7/081 7/10 Ｈ０３Ｌ 7/10 Ｄ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路の外部端子から供給され
    た第１の周波数信号と半導体集積回路の内部で形成され
    た第２の周波数信号とを受ける位相比較器と、かかる位
    相比較器の出力信号を平滑して電圧信号に変換するロウ
    パスフィルタと、上記第１の周波数信号を受ける電流制
    御遅延回路の遅延信号と上記第１の周波数信号とを用い
    て周波数に対応した電流信号を形成する補償回路と、上
    記ロウパスフィルタにより形成された電圧信号を電流信
    号に変換するとともに上記補償回路の電流信号と合成し
    た制御電流を形成する電圧電流変換回路と、かかる制御
    電流により制御され、上記電流制御遅延回路と同じ構成
    にされた遅延回路を用いて構成されて上記第２の周波数
    信号を形成するリングオシレータとを含み、かかるリン
    グオシレータの発振信号に基づいて上記半導体集積回路
    の内部で必要とされるクロック信号を形成してなること
    を特徴とするクロック発生回路。
  2. 【請求項２】 上記電流制御遅延回路及びリングオシレ
    ータを構成する単位の遅延回路は、制御電流を流すよう
    にされた第１のＰチャンネル型ＭＯＳＦＥＴ及び第１の
    Ｎチャンネル型ＭＯＳＦＥＴと、かかる第１のＰチャン
    ネル型ＭＯＳＦＥＴと第１のＮチャンネル型ＭＯＳＦＥ
    Ｔにより動作電流が流れるようにされた第２のＰチャン
    ネル型ＭＯＳＦＥＴと第２のＮチャンネル型ＭＯＳＦＥ
    ＴからなるＣＭＯＳインバータ回路であることを特徴と
    する請求項１のクロック発生回路。
  3. 【請求項３】 上記電流制御遅延回路及びリングオシレ
    ータを構成する単位の遅延回路は、制御電流を流すよう
    にされた第１導電型の第１のＭＯＳＦＥＴと、かかる第
    １のＭＯＳＦＥＴがその共通接続されたソースに設けら
    れてなる第１導電型の第２と第３の差動ＭＯＳＦＥＴ
    と、上記第２と第３の差動ＭＯＳＦＥＴのドレインに設
    けられて、負荷として作用するようにさせられた第２導
    電型の第１と第２のＭＯＳＦＥＴからなる差動ゲート回
    路であることを特徴とする請求項１のクロック発生回
    路。
  4. 【請求項４】 上記電流制御遅延回路の遅延信号と上記
    第１の周波数信号とは、その位相差に対応した電流信号
    に変換され、その電流信号に基づいて遅延時間が制御さ
    れることによって第１の周波数信号に対して遅延信号が
    所定の位相差を持つように制御されるものであることを
    特徴とする請求項１、請求項２又は請求項３のクロック
    発生回路。
  5. 【請求項５】 半導体集積回路の外部端子から供給され
    た第１の周波数信号を受ける電流制御遅延回路の遅延信
    号と上記第１の周波数信号とを用いて周波数に対応した
    制御電流を形成する補償回路と、かかる制御電流により
    制御され、上記電流制御遅延回路と同じ構成にされた遅
    延回路を用いて構成されて上記第１の周波数信号より高
    い周波数信号にされたクロック信号を形成するリングオ
    シレータとを含むことを特徴とするクロック発生回路。
  6. 【請求項６】 半導体集積回路の外部端子から供給され
    た周波数信号とかかる周波数信号を遅延させた第１の遅
    延信号とを受ける位相比較器と、上記位相比較器の出力
    信号を平滑して制御電圧を形成するロウパスフィルタ
    と、上記周波数信号を受ける第１の電流制御遅延回路の
    第２の遅延信号と上記周波数信号とを用いて周波数信号
    に対応された電流信号を形成する補償回路と、上記ロウ
    パスフィルタにより形成された制御電圧が変換されてな
    る電流信号と上記補償回路の電流信号を合成した制御電
    流を形成する電圧電流変換回路と、上記制御電流により
    制御され、上記第１の電流制御遅延回路と同じ構成にさ
    れて上記外部端子から供給される周波数信号を受ける第
    ２の電流制御遅延回路とを含み、上記第２の電流制御回
    路の出力信号に基づいて上記半導体集積回路の内部で必
    要とされるクロック信号及び上記位相比較器に入力され
    る第１の遅延信号とを形成してなることを特徴とするク
    ロック発生回路。
  7. 【請求項７】 半導体集積回路は、Ｐチャンネル型ＭＯ
    ＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとからなるＣＭ
    ＯＳ回路より構成されるものであることを特徴とする請
    求項１、請求項２、請求項３、請求項４、請求項５又は
    請求項６のクロック発生回路。
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