KR100332457B1

KR100332457B1 - 데이터 속도차 보상을 위한 데이터 전송회로

Info

Publication number: KR100332457B1
Application number: KR1020000045597A
Authority: KR
Inventors: 서영호; 이진호
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-08-07
Filing date: 2000-08-07
Publication date: 2002-04-13
Also published as: US6310504B1; KR20020012341A

Abstract

본 발명은 데이터 라인의 시작 부분과 종단 부분에서 발생되는 데이터 전송 속도의 차이를 보상하기 위한 데이터 전송회로에 관한 것으로서, 데이터 라인을 통한 데이터 전송시 데이터 라인의 RC에 의한 시간 지연을 최소화하여 데이터 라인을 통해 전송되는 데이터 전송 속도를 향상시키기 위한 데이터 전송회로에 관한 것이다. 본 발명에 따른 데이터 전송회로는: 데이터 라인의 시작부분과 종단부분의 데이터 신호간 시간 지연을 보상하기 위하여 상기 데이터 라인의 시작부분의 데이터 신호가 하이 상태에서 로우 상태로 인에이블 되어 상기 데이터 라인을 거쳐 데이터 라인의 종단부분의 데이터 신호로써 전송될 때, 상기 종단부분의 데이터 신호를 증폭시켜 상기 종단부분의 데이터 신호를 로우로 급속히 디벨롭 시키는 보상회로를 구비함을 특징으로 한다.

Description

데이터 속도차 보상을 위한 데이터 전송회로{DATA TRANSMISSION CIRCUIT FOR COMPENSATING DIFFERENCE OF SPEED}

본 발명은 데이터 라인의 시작 부분과 종단 부분에서 발생되는 데이터 전송 속도의 차이를 보상하기 위한 데이터 전송회로에 관한 것으로서, 데이터 라인을 통한 데이터 전송시 데이터 라인의 RC에 의한 시간 지연을 최소화하여 데이터 라인을 통해 전송되는 데이터 전송 속도를 향상시키기 위한 데이터 전송회로에 관한 것이다.

반도체 장치의 개발 이슈는 '가장 많이', '가장 빠르게', '가장 작게'인 고집적, 고속, 초소형 반도체의 개발일 것이다. 이러한 고집적, 고속, 초소형 반도체 개발은 타사와의 경쟁력 확보 및 수익에 직결되는 사항이므로, 세계 유수의 반도체 메이커들은 이들 3개의 요소들이 하나의 칩에 동시에 구현될 수 있는 반도체 개발을 위해 노력을 경주하고 있다.

속도에 있어서, 일반적으로 큰 로딩(loading)을 갖는 데이터 라인에서는 데이터 신호의 전송시 드라이버 출력에 연결되어 있는 데이터 라인의 시작부분과 종단부분에서 RC(Resistance-Capacity) 로딩에 의한 시간 지연(time delay)을 일으켜 속도의 차이(이하, "속도차"라 칭함)가 발생하게 된다. 이러한 속도차는 결국 속도 푸시(speed push)를 가져와 반도체 장치의 전체적인 성능저하의 요인이 된다.

따라서 본 발명의 목적은 상기한 바와 같이 큰 로딩을 갖는 데이터 라인에 있어서 데이터 신호의 전송시 드라이버 출력에 연결되어 있는 데이터 라인의 시작부분과 종단부분에서 발생되는 RC 로딩에 의한 데이터 전송 속도의 차이를 보상하기 위한 데이터 전송회로를 제공함에 있다.

본 발명의 궁극적 목적은 데이터 라인을 통한 데이터 전송시 데이터 라인의 RC에 의한 시간 지연을 최소화하여 데이터 라인을 통해 전송되는 데이터 전송속도를 향상시켜 성능을 개선하기 위한 데이터 전송회로를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따른 데이터 라인 전송회로는: 데이터 신호 전송을 위한 드라이버; 상기 드라이버로부터의 제1데이터 신호를 제2데이터 신호로써 전송하는 데이터 라인; 상기 드라이버로부터의 상기 제1데이터 신호가 제1상태에서 제2상태로 인에이블 되어 상기 데이터 라인을 거쳐 상기 제2데이터 신호로써 전송될 때, 상기 제2데이터 신호를 증폭시켜 제1상태에서 제2상태로 급속히 디벨롭 시키는 보상회로; 상기 제1 및 제2데이터 신호가 제2상태로 인에이블 되는것을 감지하여 일정시간 지연후에 프리차지 제어신호를 생성하는 리셋부; 및 상기 프리차지 제어신호에 의거하여 상기 제1 및 제2데이터 신호를 제1상태로 프리차지 시키는 프리차지 회로;를 구비함을 특징으로 한다.

도 1은 비교예1에 따른 데이터 전송회로를 도시한 도면

도 2는 비교예2에 따른 리_버퍼를 사용한 데이터 전송회로를 도시한 도면

도 3은 본 발명에 따른 데이터 전송회로의 블록구성도

도 4는 본 발명의 바람직한 일 실시예에 따른 보상회로를 구비하는 데이터 전송회로를 도시한 도면

도 5는 본 발명의 바람직한 다른 실시예에 따른 보상회로를 구비하는 데이터 전송회로를 도시한 도면

도 6은 비교예1의 신호 타이밍도

도 7은 본 발명에 따른 신호 타이밍도

* 도면의 주요 부분에 대한 부호의 설명 *

101: MDL 드라이버 102: 데이터 라인

103: 래치부 104: 리셋부

105: 데이터 출력부 201: MDL 드라이버

202: 리_버퍼 203: 래치부

204: 리셋부 205: 데이터 출력부

301: MDL 드라이버 302: 데이터 라인

303: 보상회로 304: 리셋부

305: 지연부 306: 프리차지 회로

307: 데이터 출력부

이하 비교예들과 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 각 비교예 및 본 발명에서는 비록 동일 구성요소라 하더라도 다른 부호를 가지도록 하였고, 본 발명에서의 동일한 구성 요소들에 한해서는 비록 실시예가 다르고 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 하기의 설명에서 구체적인 설계 구조와 같은 많은 특정 상세들은 본 발명의 보다 전반적인 이해를 제공하기 위해 나타나 있다. 이들 특정 상세들 없이 본 발명이 실시될 수 있다는 것은 이 기술분야에서 통상의 지식을 가진 자에게는 자명할 것이다. 그리고 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

데이터 신호의 전송시 드라이버 출력에 연결되어 있는 데이터 라인의 시작부분과 종단부분에서 RC 로딩에 의한 속도차가 발생되는 현상을 비교예1에 의해 설명한다. 상기 비교예1에 따른 데이터 전송회로는 도 1에 도시된 바와 같다.

상기 비교예1에서 메인 데이터 라인 드라이버(Main Data Line Driver, 이하 "MDL 드라이버"라 칭함)(101)는 데이터 신호 전송을 위한 드라이버이고, 데이터 라인(102)은 상기 MDL 드라이버(101)로부터의 데이터 신호를 전송한다. 상기 MDL은 상기 데이터 라인(102)을 통해 전송되는 신호로 MDLn은 상기 MDL 드라이버(101)에서 근접한 쪽의 신호이고, MDLf는 상기 MDL 드라이버(101)로부터 먼 쪽의 신호이다. 그리고, 상기 MDL은 로우 인에이블 신호(low enable signal)로 "하이(high)"로 프리차지(pre-charge) 되어 있는 상태이고, 래치(latch)부(103)에 의해 "하이" 상태를 유지하고 있다. 상기 MDL 신호가 로우 인에이블 되면 상기 래치부(103)는 "오프"되고 상기 데이터 라인(102)을 통해 상기 MDL 신호가 전송된다. 리셋(reset)부(104)는 상기 MDL 신호가 로우 인에이블 되는 것을 감지하여 일정 시간 경과후 RS_MDL1을 발생시켜 트랜지스터 T1을 "온" 시켜 다시 MDL 신호를 "하이"로 프리차지 시키는 역할을 한다. 상기 데이터 라인(102)은 상기 MDL 드라이버(101)로부터 시작하여 다음단인 데이터 출력부(105)로 입력되는데, 이때 데이터 라인(102)의 로딩이 큰 경우 RC에 의한 시간 지연이 일어나 상기 MDLn과 상기 MDLf 사이에서 속도 차이가 발생하게 된다. 도 6이 상기 MDLn과 상기 MDLf 사이에서의 속도 차이가 발생되는 비교예1의 신호 타이밍도를 나타낸 도면으로, 상기 도 6에서 보듯이 상기 MDLn과 상기 MDLf 사이에 Δt 만큼의 시간 지연이 발생하는 것을 알 수 있다. 이와 같은 속도차 발생은 결국 스피드 푸시(speed push)를 가져와 반도체 장치의 전체적인 성능 저하를 가져오게 된다.

상기 비교예1에서의 속도차 발생의 문제를 해결하기 위한 데이터 전송회로의 구성은 도 2에 도시된 비교예2에 의해 해결 가능하다. 상기 비교예2에서는 리_버퍼(Re_Buffer)(202)를 사용하여 상기 MDL 신호를 한 번 더 증폭시킴으로써 상기 비교예1에서의 스피드 푸시를 보상하여 시간지연 Δt를 줄이는 방법이다. 상술한 비교예2와 같이 데이터 전송회로를 구성하는 경우 속도차에 따른 스피드 푸시를 보상하여 성능이 개선되는 이점이 있다. 그러나, 상기 비교예2와 같은 데이터 전송회로와 같이 스피드 푸시를 보상하는 별도의 리_버퍼를 추가함으로써 칩 사이즈가 매우 커지는 부담이 있다. 즉, 각 데이터 라인마다 상기 리_버퍼를 추가해야 함으로써 리_버퍼 추가설치에 따른 칩 사이즈 증가의 문제가 있었다. 이는 칩의 소형화에 있어서는 적합하지 않으며, 칩 사이즈보다는 성능을 중요시하는 제품에 한정적으로 적용시켜야 하는 단점이 있다.

따라서, 본 발명은 칩 사이즈가 커지는 부담 없이 스피드 푸시를 최소화할 수 있는 데이터 전송회로를 구현하고자 한 것이다. 즉, 본 발명은 데이터 라인을 통한 데이터 전송시 데이터 라인의 RC에 의한 시간지연을 최소화하는 데이터 전송회로를 제시하는 것이다. 이하, 본 발명의 바람직한 실시예들을 도 3 내지 도 5, 도 7을 통해 설명한다.

도 3은 본 발명에 따른 데이터 전송회로의 블록구성도로서, 본 발명에 따른 데이터 전송회로는 MDL 드라이버(301), 데이터 라인(302), 보상회로(303), 리셋부(304), 지연부(305), 프리차지 회로(306) 및 데이터 출력부(307)를 구비한다.

상기 MDL 드라이버(301) 및 데이터 라인(302)의 동작은 상기 비교예1에서의 설명과 같다. 상기 MDL 신호는 상기 비교예1에서와 마찬가지로 로우 인에이블 신호이다.

상기 MDL 드라이버(301)는 MDL 신호 전송을 위한 드라이버이다.

상기 데이터 라인(302)은 상기 MDL 드라이버(301)로부터의 MDLn 신호를 MDLf 신호로써 전송한다.

상기 보상회로(303)는 상기 MDLL 드라이버(301)로부터의 상기 MDLLn 신호가 하이 상태에서 로우 인에이블 되어 상기 데이터 라인(302)을 거쳐 MDLLf 신호로 전송될 때, 상기 MDLLf 신호를 증폭시켜 로우로 급속히 디벨롭 시킨다.

상기 리셋부(304)는 상기 MDLLn/MDLf 신호가 로우 인에이블 되는 것을 감지하여 일정시간 지연후에 다시 MDLLn/MDLf 신호를 "하이"로 프리차지 시키는 신호인 RS_MDL1 신호를 생성한다.

여기서, 상기 RS_ MDL1 신호는 상기 MDL 신호가 디벨롭(develop) 되는 것을 받아 일정 지연후 입력되는 신호이다.

상기 지연부(305)는 상기 RS_MDL1 신호를 일정시간 지연시켜 RS_MDL 신호를 발생하여 상기 보상회로(303)가 프리차지를 방해하는 것을 차단한다.

상기 프리차지 회로(306)는 프리차지 제어신호인 RS_MDL 신호에 의거 상기 MDL 신호를 프리차지 시킨다.

상기 데이터 출력부(307)는 상기 보상회로(303)에 의해 속도가 보상된 MDL 신호를 출력한다.

도 4는 본 발명의 바람직한 일 실시예에 따른 보상회로를 구비하는 데이터 전송회로를 도시한 도면이다. 본 발명의 바람직한 일 실시예에 따른 보상회로(303')는 상기 비교예1에서의 래치부에 해당하는 인버터 V1과 PMOS 트랜지스터 T3에 인버터 V2, NMOS 트랜지스터 T4 및 T5를 구성하여 RC 로딩에 의한 시간 지연을 보상하도록 한 것이다.

이하, 본 발명의 바람직한 일 실시예에 따른 데이터 전송회로의 상세한 회로 연결구조를 설명한다.

상기 MDL 드라이버(301)의 출력은 데이터 라인(302)으로 입력되고, 상기 데이터 라인(302)의 출력은 '가' 노드를 통해 데이터 출력부(307)에 연결된다. 상기 데이터 라인(302)과 상기 데이터 출력부(307)의 연결노드인 '가' 노드에 병렬로 리셋부(304)가 연결되고, 상기 리셋부(304)의 후단에 지연부(305)가 연결되고, 상기 지연부(305)의 출력은 상기 프리차지 회로(306)의 PMOS 트랜지스터 T6의 게이트에 연결된다. 상기 프리차지 회로(306)의 T6의 소스는 전원전압을 인가 받고, 드레인은 '가' 노드에 연결된다. 그리고, 상기 '가' 노드에 보상회로(303')가 병렬 연결되는데, 상기 보상회로(303')의 회로구성은 다음과 같다.

상기 '가' 노드의 선단에 인버터 V1의 애노드(anode)가 연결되고 상기 V1의 캐소드(cathode)에 PMOS 트랜지스터 T3의 게이트가 연결되며, 상기 T3의 소스에는 전원전압이 연결되고, 상기 T3의 드레인은 상기 '가' 노드의 후단에 연결된다. 또한, 상기 '가' 노드와 상기 V1의 연결라인 사이에 인버터 V2의 애노드가 연결되고, 상기 V2의 캐소드가 NMOS 트랜지스터 T4의 게이트에 연결된다. 상기 T4의 드레인이 상기 T3의 드레인과 상기 '가' 노드의 사이에 연결되고, 상기 T4의 소스에 또 다른 NMOS 트랜지스터 T5의 드레인이 연결된다. 상기 T5의 소스는 접지되며, 상기 T5의 게이트는 상기 리셋부(304)로부터의 RS_MDL1이 입력되도록 연결된다.

상기 MDL 드라이버(301)의 출력신호는 MDLn이 되고, 상기 데이터 라인(302)로부터 출력되는 신호는 MDLf가 되며, 상기 리셋부(304)의 출력신호는 RS_MDL1이 되고, 상기 지연부(305)의 출력신호는 RS_MDL가 된다.

여기서, 본 발명에서 사용되는 상기 신호들을 다시 한번 정의한다.

MDLn 신호: 로우 인에이블 신호로 MDL 드라이버(301)로부터 근접한 쪽의 신호이다.

MDLf 신호: 로우 인에이블 신호로 MDL 드라이버(301)로부터 먼 쪽의 신호이다.

RS_MDL1 신호: 상기 MDL 신호가 리벨롭 되는 것을 받아 일정 지연후 상기 MDL 신호를 "하이"로 프리차지 시키는 신호이다.

RS_MDL 신호: 상기 RS_MDL1 신호를 일정시간 지연시킨 신호이다.

이상과 같은 본 발명의 바람직한 일 실시예에 따른 데이터 전송회로의 동작을 설명한다.

상기 리셋부(304)에서 상기 데이터 라인(302)을 통해 전송되는 MDLf 신호의 로우 인에이블을 감지하면 일정시간후 상기 프리차지 회로(306)의 트랜지스터 T6을 "온" 시켜 상기 MDL 신호를 "하이"로 프리차지 시키게 된다. 상기 T6이 "온" 되어 상기 MDL 신호가 "하이" 상태가 되면 상기 보상회로(303')의 V1과 T3에 의해 구성되는 래치에 의해 "하이" 상태를 유지하게 된다.

상기 MDLn이 "하이" 상태에서 로우 인에이블 되면 상기 MDL 신호는 상기 데이터 라인(302)을 통해 상기 MDLf로서 전송된다. 그러면 상기 MDLf가 상기 데이터라인(302)을 통해 전송되어 상기 보상회로(303')의 V1의 출력을 "하이"로 만들어 상기 T3을 "오프" 시킴으로써 래치가 동작되지 않는다. 한편, 상기 MDL 신호는 상기 데이터 라인(302)을 통해 전송되는 과정에서 RC 로딩에 의한 시간 지연으로 인해 데이터 라인의 종단에서는 시작단과 비교해서 상당한 지연이 발생하게 되고, 그 기울기 또한 완만하게 된다. 이러한 지연을 최소화하는 것이 상기 보상회로(303')에서 이루어진다. 즉, MDLn이 상기 데이터 라인(302)을 거쳐 상기 MDLf가 상기 V2에 입력되면 상기 V2의 출력은 "하이"가 되어 상기 T4를 "온" 시키고, 상기 T5의 입력신호 RS_MDL1이 "하이" 상태를 유지하여 상기 T5가 "온" 되어 있다. 따라서, 상기 T4 및 T5가 모두 "온" 되어 있으므로 상기 MDLf 신호는 상기 T4 및 T5에 의해 다시 한 번 증폭되므로 상기 MDLf 신호는 기울기가 급경사를 이루어 급속히 "로우"로 디벨롭 된다. 상기 MDL 신호가 로우 인에이블 될 때 기울기가 급경사를 이룬다는 것은 속도가 빨라짐을 의미하는 것으로, 상기 MDLn과 상기 MDLf 사이의 속도 차이를 보상하고 있음을 의미한다. 다시 말해서, 도면 7에 도시된 타이밍도에서 보듯이 본 발명에 따라 속도차를 보상함에 의해 상기 MDLn 신호와 상기 MDLf 신호 사이의 시간지연 Δt1이 상기 비교예1에서의 시간지연 Δt보다 작음을 알 수 있다.

상기 MDL 신호의 디벨롭이 이루어지면 이를 받은 RS_MDL1 신호가 인에이블 되어 상기 T5를 "오프"시키고, 상기 지연부(305)에 의해 일정 지연을 거친 RS_MDL 신호가 상기 T6에 입력되어 상기 MDL 신호를 다시 "하이"로 프리차지 시킨다. 상기 RS_MDL1과 상기 RS_MDL 신호의 시간 간격을 두어 상기 T5를 먼저 "오프" 시키고, 이후 상기 T6을 "온" 시켜 상기 T5가 상기 T6에 의해 프리차지 되는 것을 방해하지않도록 한다.

도 5는 본 발명의 바람직한 다른 실시예에 따른 보상회로를 구비하는 데이터 전송회로를 도시한 도면으로, 상기 도 4의 보상회로(303')에서 인버터 V2를 없애고 NMOS 트랜지스터 T4를 PMOS 트랜지스터 T7로 대치한 보상회로(303")를 구성한 것이다. 상기 도 5에 따른 회로 동작은 상기 도 4에 따른 본 발명의 바람직한 일 실시예에서의 동작과 같으며, 상기 도 7에 도시된 신호 타이밍을 가지게 된다. 따라서, 본 발명의 바람직한 다른 실시예에 있어서도 상기 보상회로(303")의 속도차 보상에 의해 상기 MDLn 신호와 상기 MDLf 신호 사이의 속도차를 상기 비교예1에 비해 월등히 줄임으로써 보상할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예를 들어 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 큰 로딩을 갖는 데이터 라인에 있어서 데이터 신호의 전송시 드라이버 출력에 연결되어 있는 데이터 라인의 시작부분과 종단부분에서 발생되는 RC 로딩에 의한 데이터 전송 속도의 차이를 보상하는 회로를 구현함으로써 데이터 라인을 통한 데이터 전송시 데이터 라인의 RC에 의한 시간 지연을최소화하여 데이터 라인을 통해 전송되는 데이터 전송속도를 향상시켜 칩 사이즈의 부담 없이 속도 향상을 꾀할 수 있는 이점이 있다.

Claims

데이터 신호 전송을 위한 드라이버;

상기 드라이버로부터의 제1데이터 신호를 제2데이터 신호로써 전송하는 데이터 라인;

상기 드라이버로부터의 상기 제1데이터 신호가 제1상태에서 제2상태로 인에이블 되어 상기 데이터 라인을 거쳐 상기 제2데이터 신호로써 전송될 때, 상기 제2데이터 신호를 증폭시켜 제1상태에서 제2상태로 급속히 디벨롭 시키는 보상회로;

상기 제1 및 제2데이터 신호가 제2상태로 인에이블 되는 것을 감지하여 일정시간 지연후에 프리차지 제어신호를 생성하는 리셋부;

상기 프리차지 제어신호에 의거하여 상기 제1 및 제2데이터 신호를 제1상태로 프리차지 시키는 프리차지 회로;를 구비함을 특징으로 하는 데이터 라인 전송회로.
제 1항에 있어서,

상기 리셋부로부터 발생된 프리차지 제어신호를 일정시간 지연시킨 제2프리차지 제어신호를 발생하여 상기 보상회로가 상기 프리차지를 방해하는 것을 차단하는 지연부를 더 구비함을 특징으로 하는 데이터 라인 전송회로.
제 1항에 있어서,

상기 제1데이터 신호는 로우 인에이블 신호로서 상기 드라이버로부터 근접한 쪽의 신호이고, 상기 제2데이터 신호는 로우 인에이블 신호로서 상기 드라이버로부터 먼 쪽의 신호임을 특징으로 하는 데이터 라인 전송회로.
제 1항에 있어서,

상기 제1상태는 하이 이고, 상기 제2상태는 로우 임을 특징으로 하는 데이터 라인 전송회로.
제 1항 또는 제 2항에 있어서,

상기 프리차지 제어신호는 상기 제1 및 제2데이터 신호가 제2상태로 디벨롭 되면 인에이블 되어 일정 지연 후에 상기 제1 및 제2데이터 신호를 상기 제1상태로 프리차지 시키는 신호임을 특징으로 하는 데이터 라인 전송회로.
제 5항에 있어서, 상기 보상회로는:

상기 데이터 신호가 프리차지 되어 제1상태가 되면 동작하여 상기 제1상태를유지하고, 상기 데이터 신호가 제2상태로 인에이블 되면 동작을 정지하는 래치회로; 및

상기 제2데이터 신호가 입력되면 상기 제1상태를 출력하는 인버터에 의해 온 되는 제1트랜지스터와, 상기 리셋부의 프리차지 제어신호의 제1상태에서 온 되는 제2트랜지스터로 구성되어 상기 제1 및 제2트랜지스터가 모두 온 되면 상기 제2데이터 신호를 증폭시켜 상기 제2데이터 신호를 로우로 디벨롭 시키는 증폭회로;로 구성됨을 특징으로 하는 데이터 라인 전송회로.
제 5항에 있어서, 상기 보상회로는:

상기 데이터 신호가 프리차지 되어 제1상태가 되면 동작하여 상기 제1상태를 유지하고, 상기 데이터 신호가 제2상태로 인에이블 되면 동작을 정지하는 래치회로; 및

상기 제2데이터 신호가 입력되면 온 되는 제3트랜지스터와, 상기 리셋부의 프리차지 제어신호의 제1상태에서 온 되는 제4트랜지스터로 구성되어 상기 제3 및 제4트랜지스터가 모두 온 되면 상기 제2데이터 신호를 증폭시켜 상기 제2데이터 신호를 로우로 디벨롭 시키는 증폭회로;로 구성됨을 특징으로 하는 데이터 라인 전송회로.
메인 데이터 라인 신호 전송을 위한 메인 데이터 라인 드라이버;

상기 메인 데이터 라인 드라이버로부터의 제1메인 데이터 라인 신호를 제2메인 데이터 라인 신호로써 전송하는 데이터 라인;

상기 메인 데이터 라인 신호가 프리차지 되어 하이 상태가 되면 동작하여 상기 하이 상태를 유지하고, 상기 데이터 신호가 로우로 인에이블 되면 동작을 정지하는 래치회로;

상기 메인 데이터 라인 드라이버로부터의 상기 제1메인 데이터 라인 신호가 하이 상태에서 로우 상태로 인에이블 되어 상기 데이터 라인을 거쳐 상기 제2메인 데이터 라인 신호로써 전송될 때, 제1프리차지 제어신호의 하이 상태에서 상기 제2메인 데이터 라인 신호를 증폭시켜 상기 제2메인 데이터 라인 신호를 하이 상태에서 로우로 디벨롭 시키는 증폭회로;

상기 제1메인 데이터 라인 신호 및 제2메인 데이터 라인 신호가 로우로 인에이블 되는 것을 감지하여 일정시간 지연후에 제1프리차지 제어신호를 생성하는 리셋부;

상기 리셋부로부터 발생된 상기 제1프리차지 제어신호를 일정시간 지연시킨 제2프리차지 제어신호를 발생하는 지연부;

상기 제2프리차지 제어신호에 의거하여 상기 제1메인 데이터 라인 신호 및 제2메인 데이터 라인 신호를 하이 상태로 프리차지 시키는 프리차지 회로;를 구비함을 특징으로 하는 데이터 라인 전송회로.
제 8항에 있어서, 상기 증폭회로는;

상기 제2메인 데이터 라인 신호가 입력되면 상기 하이 상태를 출력하는 인버터에 의해 온 되는 제1트랜지스터와, 상기 리셋부의 제1프리차지 제어신호의 하이 상태에서 온 되는 제2트랜지스터로 구성되어 상기 제1 및 제2트랜지스터가 모두 온 되면 상기 제2메인 데이터 라인 신호를 증폭시켜 상기 제2메인 데이터 라인 신호를 로우로 디벨롭 시킴을 특징으로 하는 데이터 라인 전송회로.
제 8항에 있어서, 상기 증폭회로는;

상기 제2메인 데이터 라인 신호가 입력되면 온 되는 제3트랜지스터와, 상기 리셋부의 제1프리차지 제어신호의 하이 상태에서 온 되는 제4트랜지스터로 구성되어 상기 제3 및 제4트랜지스터가 모두 온 되면 상기 제2메인 데이터 라인 신호를 증폭시켜 상기 제2메인 데이터 라인 신호를 로우로 디벨롭 시킴을 특징으로 하는 데이터 라인 전송회로.
제 8항에 있어서,

상기 제1메인 데이터 라인 신호는 로우 인에이블 신호로서 상기 메인 데이터 라인 드라이버로부터 근접한 쪽의 신호이고, 상기 제2메인 데이터 라인 신호는 로우 인에이블 신호로서 상기 메인 데이터 라인 드라이버로부터 먼 쪽의 신호임을 특징으로 하는 데이터 라인 전송회로.