JPH0677782A - リングオシレータ - Google Patents
リングオシレータInfo
- Publication number
- JPH0677782A JPH0677782A JP4227476A JP22747692A JPH0677782A JP H0677782 A JPH0677782 A JP H0677782A JP 4227476 A JP4227476 A JP 4227476A JP 22747692 A JP22747692 A JP 22747692A JP H0677782 A JPH0677782 A JP H0677782A
- Authority
- JP
- Japan
- Prior art keywords
- voltages
- channel transistor
- delay element
- control
- vc2n
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 本発明は、発振周波数範囲とゲインとを個別
に制御可能なリングオシレータを提供する。 【構成】 相互に縦続接続され、最終段の出力端が初段
の入力端に接続されて構成された奇数段の遅延要素と、
前記奇数段の遅延要素の全てに接続され、発振周波数を
粗調整する第一の制御信号を供給する第一の制御手段
と、前記奇数段の遅延要素の少なくとも１つに接続さ
れ、発振周波数を微調整する第二の制御信号を供給する
第二の制御手段とを具備し、リングオシレータの発振周
波数範囲とゲインとを個別に制御することが可能とな
り、広い発振周波数範囲にわたって安定な同期特性を持
つＰＬＬを実現できる。
に制御可能なリングオシレータを提供する。 【構成】 相互に縦続接続され、最終段の出力端が初段
の入力端に接続されて構成された奇数段の遅延要素と、
前記奇数段の遅延要素の全てに接続され、発振周波数を
粗調整する第一の制御信号を供給する第一の制御手段
と、前記奇数段の遅延要素の少なくとも１つに接続さ
れ、発振周波数を微調整する第二の制御信号を供給する
第二の制御手段とを具備し、リングオシレータの発振周
波数範囲とゲインとを個別に制御することが可能とな
り、広い発振周波数範囲にわたって安定な同期特性を持
つＰＬＬを実現できる。
Description
【０００１】
【産業上の利用分野】本発明は発振周波数範囲とゲイン
とを個別に制御可能なリングオシレータに関する。
とを個別に制御可能なリングオシレータに関する。
【０００２】
【従来の技術】図１２は従来のリングオシレータの構成
の一例を示すブロック図である。リングオシレータは特
に半導体集積回路上で周期波を発生するために使用され
る。図１２において、リングオシレータは、各々が入力
信号を反転した出力信号をある遅延時間の後に出力する
遅延要素１１１ー１ないし１１１ー５が縦続接続され、
遅延要素１１１ー５の出力端が遅延要素１１１ー１の入
力端に接続されて構成されている。各遅延要素には発振
周波数を制御する制御電圧ＶＣＰ，ＶＣＮが供給されて
いる。一般に、このように奇数段の遅延要素を縦続接続
してリング回路を形成すると系として安定状態がなくな
り、このリング回路は発振する。その発振周期Ｔは Ｔ＝２×ｎ×Ｔｐｄ で表わされる。ここで、ｎは遅延要素の段数であり、Ｔ
ｐｄは各遅延要素の遅延時間である。発振周波数ｆは ｆ＝１／Ｔ＝１／（２×ｎ×Ｔｐｄ）
の一例を示すブロック図である。リングオシレータは特
に半導体集積回路上で周期波を発生するために使用され
る。図１２において、リングオシレータは、各々が入力
信号を反転した出力信号をある遅延時間の後に出力する
遅延要素１１１ー１ないし１１１ー５が縦続接続され、
遅延要素１１１ー５の出力端が遅延要素１１１ー１の入
力端に接続されて構成されている。各遅延要素には発振
周波数を制御する制御電圧ＶＣＰ，ＶＣＮが供給されて
いる。一般に、このように奇数段の遅延要素を縦続接続
してリング回路を形成すると系として安定状態がなくな
り、このリング回路は発振する。その発振周期Ｔは Ｔ＝２×ｎ×Ｔｐｄ で表わされる。ここで、ｎは遅延要素の段数であり、Ｔ
ｐｄは各遅延要素の遅延時間である。発振周波数ｆは ｆ＝１／Ｔ＝１／（２×ｎ×Ｔｐｄ）
【０００３】で表わされる。これに類似するリングオシ
レータは文献 D．Jeong et al.,"Design of PLL-based
Clock Generation Circuits" IEEE J. Solid-State Cir
cuits,vol.22, No.2, pp.255-261, Apr. 1987及び 小
島、他”ビデオ信号処理用２０ns CMOS DSP コア”電子
情報通信学会技術研究報告 Vol. 88、 No.90、ICD88-3
4, June 1987 に示されている。
レータは文献 D．Jeong et al.,"Design of PLL-based
Clock Generation Circuits" IEEE J. Solid-State Cir
cuits,vol.22, No.2, pp.255-261, Apr. 1987及び 小
島、他”ビデオ信号処理用２０ns CMOS DSP コア”電子
情報通信学会技術研究報告 Vol. 88、 No.90、ICD88-3
4, June 1987 に示されている。
【０００４】図１３は図１２の各遅延要素の構成を示す
回路図である。リングオシレータを位相同期回路（ＰＬ
Ｌ）の電圧制御発振器として使用するときは遅延要素の
遅延時間は電圧で制御される。図１３はこの場合の遅延
要素の具体的な回路構成を示したものである。通常のイ
ンバータとして動作するＰチヤネルトランジスタ１２２
とＮチヤネルトランジスタ１２３が直列に接続され、各
ゲートは入力端に接続され、各ドレインは出力端に接続
されている。Ｐチヤネルトランジスタ１２１とＮチヤネ
ルトランジスタ１２４が各々Ｐチヤネルトランジスタ１
２２とＮチヤネルトランジスタ１２３に直列に接続され
ている。Ｐチヤネルトランジスタ１２２とＮチヤネルト
ランジスタ１２３の各遅延時間はＰチヤネルトランジス
タ１２１及びＮチヤネルトランジスタ１２４のゲート電
圧ＶＣＰ及びＶＣＮで制御される。通常は、Ｐチヤネル
トランジスタ１２１及びＮチヤネルトランジスタ１２４
の電流が等しくなるように、各ゲート電圧が連動して制
御される。
回路図である。リングオシレータを位相同期回路（ＰＬ
Ｌ）の電圧制御発振器として使用するときは遅延要素の
遅延時間は電圧で制御される。図１３はこの場合の遅延
要素の具体的な回路構成を示したものである。通常のイ
ンバータとして動作するＰチヤネルトランジスタ１２２
とＮチヤネルトランジスタ１２３が直列に接続され、各
ゲートは入力端に接続され、各ドレインは出力端に接続
されている。Ｐチヤネルトランジスタ１２１とＮチヤネ
ルトランジスタ１２４が各々Ｐチヤネルトランジスタ１
２２とＮチヤネルトランジスタ１２３に直列に接続され
ている。Ｐチヤネルトランジスタ１２２とＮチヤネルト
ランジスタ１２３の各遅延時間はＰチヤネルトランジス
タ１２１及びＮチヤネルトランジスタ１２４のゲート電
圧ＶＣＰ及びＶＣＮで制御される。通常は、Ｐチヤネル
トランジスタ１２１及びＮチヤネルトランジスタ１２４
の電流が等しくなるように、各ゲート電圧が連動して制
御される。
【０００５】図１４は従来のリングオシレータの制御電
圧ー発振周波数特性を示すグラフである。最高発振周波
数fmaxは図１４に示すように同じ電源電圧ＶＤＤに対し
て遅延要素の段数ｎが少ないほど高くなる。これは前述
の式から明かである。このため、制御電圧に対する発振
周波数の変化量つまりゲイン△ｆ／△Ｖも遅延要素の段
数ｎが少ないほど大きくなる。つまり、従来のリングオ
シレータでは発振周波数の範囲を広くすると必然的にゲ
イン△ｆ／△Ｖも大きくなってしまう。
圧ー発振周波数特性を示すグラフである。最高発振周波
数fmaxは図１４に示すように同じ電源電圧ＶＤＤに対し
て遅延要素の段数ｎが少ないほど高くなる。これは前述
の式から明かである。このため、制御電圧に対する発振
周波数の変化量つまりゲイン△ｆ／△Ｖも遅延要素の段
数ｎが少ないほど大きくなる。つまり、従来のリングオ
シレータでは発振周波数の範囲を広くすると必然的にゲ
イン△ｆ／△Ｖも大きくなってしまう。
【０００６】
【発明が解決しょうとする課題】リングオシレータに対
しては、特に位相同期回路（ＰＬＬ）に使用される場合
に、広い周波数範囲にわたって発振させると同時に周波
数及び位相の細かい制御も行ないたいという要求があ
る。従来のリングオシレータでは発振周波数の範囲を広
くしようとして遅延要素の段数を少なくすると必然的に
ゲイン△ｆ／△Ｖも大きくなってしまい、周波数及び位
相の細かい制御が難しくなってしまう。逆に、ゲイン△
ｆ／△Ｖを小さくしようとすると、遅延要素の段数を多
くせざるを得ず、そのため発振周波数の範囲が狭まって
しまうという問題があった。本発明は、上記問題を解決
すべくなされたものであり、発振周波数範囲とゲインと
を個別に制御可能なリングオシレータを提供することを
目的とする。
しては、特に位相同期回路（ＰＬＬ）に使用される場合
に、広い周波数範囲にわたって発振させると同時に周波
数及び位相の細かい制御も行ないたいという要求があ
る。従来のリングオシレータでは発振周波数の範囲を広
くしようとして遅延要素の段数を少なくすると必然的に
ゲイン△ｆ／△Ｖも大きくなってしまい、周波数及び位
相の細かい制御が難しくなってしまう。逆に、ゲイン△
ｆ／△Ｖを小さくしようとすると、遅延要素の段数を多
くせざるを得ず、そのため発振周波数の範囲が狭まって
しまうという問題があった。本発明は、上記問題を解決
すべくなされたものであり、発振周波数範囲とゲインと
を個別に制御可能なリングオシレータを提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明は、相互に縦続接
続され、最終段の出力端が初段の入力端に接続されて構
成された奇数段の遅延要素と、前記奇数段の遅延要素の
全てに接続され、発振周波数を粗調整する第一の制御信
号を供給する第一の制御手段と、前記奇数段の遅延要素
の少なくとも１つに接続され、発振周波数を微調整する
第二の制御信号を供給する第二の制御手段とを具備して
いる。
続され、最終段の出力端が初段の入力端に接続されて構
成された奇数段の遅延要素と、前記奇数段の遅延要素の
全てに接続され、発振周波数を粗調整する第一の制御信
号を供給する第一の制御手段と、前記奇数段の遅延要素
の少なくとも１つに接続され、発振周波数を微調整する
第二の制御信号を供給する第二の制御手段とを具備して
いる。
【０００８】
【作用】本発明のリングオシレータは二種類の制御電圧
または制御電流によってその動作が制御される。第一の
制御電圧または制御電流はリングオシレータを構成する
全ての遅延要素に入力され、リングオシレータの発振周
波数範囲を規定する。第二の制御電圧または制御電流は
リングオシレータを構成する遅延要素の少なくとも一つ
に入力され、リングオシレータの発振周波数を細かく制
御する。このようにして、リングオシレータの発振周波
数範囲とゲインとを個別に制御することが可能となる。
二種類の制御電圧または制御電流が入力される遅延要素
は二個並列に接続された電流制限用トランジスタ対を備
えており、トランジスタ対の各々が第一の制御電圧また
は制御電流及び第二の制御電圧または制御電流によって
制御される。
または制御電流によってその動作が制御される。第一の
制御電圧または制御電流はリングオシレータを構成する
全ての遅延要素に入力され、リングオシレータの発振周
波数範囲を規定する。第二の制御電圧または制御電流は
リングオシレータを構成する遅延要素の少なくとも一つ
に入力され、リングオシレータの発振周波数を細かく制
御する。このようにして、リングオシレータの発振周波
数範囲とゲインとを個別に制御することが可能となる。
二種類の制御電圧または制御電流が入力される遅延要素
は二個並列に接続された電流制限用トランジスタ対を備
えており、トランジスタ対の各々が第一の制御電圧また
は制御電流及び第二の制御電圧または制御電流によって
制御される。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１０】図１は本発明のリングオシレータの第一の
実施例の構成を示すブロック図である。第一の実施例に
おいて、リングオシレータは、各々が入力信号を反転し
た出力信号を所定の遅延時間の後に出力する遅延要素６
ー１ないし６ー５が縦続接続され、遅延要素６ー５の出
力端が遅延要素６ー１の入力端に接続されて構成されて
いる。第一の実施例では、奇数段の遅延要素として５段
の遅延要素が例示されている。全ての遅延要素６ー１な
いし６ー５には発振周波数をおおまかに制御する第一の
制御電圧ＶＣ１Ｐ及びＶＣ１Ｎが供給されている。遅延
要素６ー１だけに第一の制御電圧ＶＣ１Ｐ及びＶＣ１Ｎ
と共に発振周波数を細かく制御する第二の制御電圧ＶＣ
２Ｐ及びＶＣ２Ｎが供給されている。第二の制御電圧が
供給される遅延要素は遅延要素６ー１に限られず遅延要
素６ー１ないし６ー５のうちのどれか一つでよい。第一
の制御電圧ＶＣ１Ｐ及びＶＣ１Ｎのみが供給される遅延
要素は図１３に示す構成であり、一方第二の制御電圧Ｖ
Ｃ２Ｐ及びＶＣ２Ｎが供給される遅延要素の構成は後述
される。発振出力は遅延要素６ー５の出力端から取り出
される。
実施例の構成を示すブロック図である。第一の実施例に
おいて、リングオシレータは、各々が入力信号を反転し
た出力信号を所定の遅延時間の後に出力する遅延要素６
ー１ないし６ー５が縦続接続され、遅延要素６ー５の出
力端が遅延要素６ー１の入力端に接続されて構成されて
いる。第一の実施例では、奇数段の遅延要素として５段
の遅延要素が例示されている。全ての遅延要素６ー１な
いし６ー５には発振周波数をおおまかに制御する第一の
制御電圧ＶＣ１Ｐ及びＶＣ１Ｎが供給されている。遅延
要素６ー１だけに第一の制御電圧ＶＣ１Ｐ及びＶＣ１Ｎ
と共に発振周波数を細かく制御する第二の制御電圧ＶＣ
２Ｐ及びＶＣ２Ｎが供給されている。第二の制御電圧が
供給される遅延要素は遅延要素６ー１に限られず遅延要
素６ー１ないし６ー５のうちのどれか一つでよい。第一
の制御電圧ＶＣ１Ｐ及びＶＣ１Ｎのみが供給される遅延
要素は図１３に示す構成であり、一方第二の制御電圧Ｖ
Ｃ２Ｐ及びＶＣ２Ｎが供給される遅延要素の構成は後述
される。発振出力は遅延要素６ー５の出力端から取り出
される。
【００１１】図２は図１の第一及び第二の制御電圧が供
給される遅延要素の第一の構成例を示す回路図である。
図２においても、遅延要素の遅延時間は電圧信号で制御
される。通常のインバータとして動作するＰチヤネルト
ランジスタ２１とＮチヤネルトランジスタ２２が電源間
に直列に接続され、各ゲートは入力端ＩＮに接続され、
各ドレインは出力端ＯＵＴに接続されている。電流制限
用のＰチヤネルトランジスタ２３及びＮチヤネルトラン
ジスタ２５の一端が各々Ｐチヤネルトランジスタ２１と
Ｎチヤネルトランジスタ２２に直列に接続され、Ｐチヤ
ネルトランジスタ２３の他端は電源ＶＤＤに接続され、
Ｎチヤネルトランジスタ２５の他端は接地されている。
更に、別の電流制限用のＰチヤネルトランジスタ２４及
びＮチヤネルトランジスタ２６がＰチヤネルトランジス
タ２３及びＮチヤネルトランジスタ２５に各々並列に接
続されてトランジスタ対をなしている。Ｐチヤネルトラ
ンジスタ２１の遅延時間はＰチヤネルトランジスタ２３
及び２４のゲートに各々印加される第一の制御電圧ＶＣ
１Ｐ及び第二の制御電圧ＶＣ２Ｐで制御される。一方、
Ｎチヤネルトランジスタ２２の遅延時間はＮチヤネルト
ランジスタ２５及び２６のゲートに各々印加される第一
の制御電圧ＶＣ１Ｎ及び第二の制御電圧ＶＣ２Ｎで制御
される。電流制限用のＰチヤネルトランジスタ２３及び
Ｎチヤネルトランジスタ２５のチヤネル幅Ｗ／チヤネル
長Ｌを同程度とし、またＰチヤネルトランジスタ２４及
びＮチヤネルトランジスタ２６のチヤネル幅Ｗ／チヤネ
ル長Ｌも同程度とする。Ｐチヤネルトランジスタ２４の
チヤネル幅Ｗ／チヤネル長ＬはＰチヤネルトランジスタ
２３のそれに対して所定比をもって設定できる。Ｎチヤ
ネルトランジスタ２６のチヤネル幅Ｗ／チヤネル長Ｌも
同様である。通常は、Ｐチヤネルトランジスタ２３及び
Ｎチヤネルトランジスタ２５の電流が等しくなるように
各ゲート電圧が連動して制御され、またＰチヤネルトラ
ンジスタ２４及びＮチヤネルトランジスタ２６の電流が
等しくなるように各ゲート電圧が連動して制御される。
給される遅延要素の第一の構成例を示す回路図である。
図２においても、遅延要素の遅延時間は電圧信号で制御
される。通常のインバータとして動作するＰチヤネルト
ランジスタ２１とＮチヤネルトランジスタ２２が電源間
に直列に接続され、各ゲートは入力端ＩＮに接続され、
各ドレインは出力端ＯＵＴに接続されている。電流制限
用のＰチヤネルトランジスタ２３及びＮチヤネルトラン
ジスタ２５の一端が各々Ｐチヤネルトランジスタ２１と
Ｎチヤネルトランジスタ２２に直列に接続され、Ｐチヤ
ネルトランジスタ２３の他端は電源ＶＤＤに接続され、
Ｎチヤネルトランジスタ２５の他端は接地されている。
更に、別の電流制限用のＰチヤネルトランジスタ２４及
びＮチヤネルトランジスタ２６がＰチヤネルトランジス
タ２３及びＮチヤネルトランジスタ２５に各々並列に接
続されてトランジスタ対をなしている。Ｐチヤネルトラ
ンジスタ２１の遅延時間はＰチヤネルトランジスタ２３
及び２４のゲートに各々印加される第一の制御電圧ＶＣ
１Ｐ及び第二の制御電圧ＶＣ２Ｐで制御される。一方、
Ｎチヤネルトランジスタ２２の遅延時間はＮチヤネルト
ランジスタ２５及び２６のゲートに各々印加される第一
の制御電圧ＶＣ１Ｎ及び第二の制御電圧ＶＣ２Ｎで制御
される。電流制限用のＰチヤネルトランジスタ２３及び
Ｎチヤネルトランジスタ２５のチヤネル幅Ｗ／チヤネル
長Ｌを同程度とし、またＰチヤネルトランジスタ２４及
びＮチヤネルトランジスタ２６のチヤネル幅Ｗ／チヤネ
ル長Ｌも同程度とする。Ｐチヤネルトランジスタ２４の
チヤネル幅Ｗ／チヤネル長ＬはＰチヤネルトランジスタ
２３のそれに対して所定比をもって設定できる。Ｎチヤ
ネルトランジスタ２６のチヤネル幅Ｗ／チヤネル長Ｌも
同様である。通常は、Ｐチヤネルトランジスタ２３及び
Ｎチヤネルトランジスタ２５の電流が等しくなるように
各ゲート電圧が連動して制御され、またＰチヤネルトラ
ンジスタ２４及びＮチヤネルトランジスタ２６の電流が
等しくなるように各ゲート電圧が連動して制御される。
【００１２】図３は本発明のリングオシレータの制御電
圧ー発振周波数特性を示すグラフである。図１、図２及
び図３を参照して本発明のリングオシレータの動作につ
いて説明する。各遅延要素６ー１ないし６ー５はインバ
ータとして動作し、入力端ＩＮに入力された信号を論理
反転して出力端ＯＵＴに出力する。前述したように、こ
のような奇数段の遅延要素を縦続接続してリング回路を
形成すると系として安定状態がなくなり、このリング回
路は所定周波数で発振する。今、図１の第一の実施例に
おいて、第一及び第二の制御電圧が供給される遅延要素
がｎ個使用されたものとすれば、リングオシレータとし
ての発振周期Ｔは T=2 ×［（5-n ）×Tpd1（VC1P,VC1N ）+n×Tpd2（VC1P,VC2P, VC1N,VC2N）］
圧ー発振周波数特性を示すグラフである。図１、図２及
び図３を参照して本発明のリングオシレータの動作につ
いて説明する。各遅延要素６ー１ないし６ー５はインバ
ータとして動作し、入力端ＩＮに入力された信号を論理
反転して出力端ＯＵＴに出力する。前述したように、こ
のような奇数段の遅延要素を縦続接続してリング回路を
形成すると系として安定状態がなくなり、このリング回
路は所定周波数で発振する。今、図１の第一の実施例に
おいて、第一及び第二の制御電圧が供給される遅延要素
がｎ個使用されたものとすれば、リングオシレータとし
ての発振周期Ｔは T=2 ×［（5-n ）×Tpd1（VC1P,VC1N ）+n×Tpd2（VC1P,VC2P, VC1N,VC2N）］
【００１３】で表わされる。ここで、Ｔｐｄ１は第一の
制御電圧のみが供給される遅延要素のスイッチング時間
であり、Ｔｐｄ２は第一及び第二の制御電圧が供給され
る遅延要素のスイッチング時間である。従って、リング
オシレータの発振周波数ｆは f=1 ／T =0.5 ／［（5-n ）×Tpd1（VC1P,VC1N ） +n×Tpd2（VC1P,VC2P,VC1N,VC2N ）］ となる。
制御電圧のみが供給される遅延要素のスイッチング時間
であり、Ｔｐｄ２は第一及び第二の制御電圧が供給され
る遅延要素のスイッチング時間である。従って、リング
オシレータの発振周波数ｆは f=1 ／T =0.5 ／［（5-n ）×Tpd1（VC1P,VC1N ） +n×Tpd2（VC1P,VC2P,VC1N,VC2N ）］ となる。
【００１４】ここで、図２の電流制限用のＰチヤネルト
ランジスタ２３及び２４のチヤネル幅Ｗ／チヤネル長Ｌ
を同程度としかつＮチヤネルトランジスタ２５及び２６
のチヤネル幅Ｗ／チヤネル長Ｌも同程度とすれば、Ｔｐ
ｄ２は、第二の制御電圧ＶＣ２Ｐ及びＶＣ２Ｎを制御す
ることによって、Ｐチヤネルトランジスタ２４及びＮチ
ヤネルトランジスタ２６を共にオフさせるとき、最大値
（ほぼＴｐｄ１に等しい）をとり、またＰチヤネルトラ
ンジスタ２４及びＮチヤネルトランジスタ２６をオン抵
抗最小にしたとき、最小値（Ｔｐｄ１／２ないしＴｐｄ
１／３程度）をとる。よって、ｎの値を小さくすれば、
発振周波数ｆはほとんど第一の制御電圧ＶＣ１Ｐ及びＶ
Ｃ１Ｎによって決定されるから、第二の制御電圧ＶＣ２
Ｐ及びＶＣ２Ｎによる発振周波数ｆの変化を小さくする
ことができる。第二の制御電圧ＶＣ２Ｐ及びＶＣ２Ｎに
よって最も効果的に発振周波数ｆを制御できるのはｎが
１の場合であることがわかる。
ランジスタ２３及び２４のチヤネル幅Ｗ／チヤネル長Ｌ
を同程度としかつＮチヤネルトランジスタ２５及び２６
のチヤネル幅Ｗ／チヤネル長Ｌも同程度とすれば、Ｔｐ
ｄ２は、第二の制御電圧ＶＣ２Ｐ及びＶＣ２Ｎを制御す
ることによって、Ｐチヤネルトランジスタ２４及びＮチ
ヤネルトランジスタ２６を共にオフさせるとき、最大値
（ほぼＴｐｄ１に等しい）をとり、またＰチヤネルトラ
ンジスタ２４及びＮチヤネルトランジスタ２６をオン抵
抗最小にしたとき、最小値（Ｔｐｄ１／２ないしＴｐｄ
１／３程度）をとる。よって、ｎの値を小さくすれば、
発振周波数ｆはほとんど第一の制御電圧ＶＣ１Ｐ及びＶ
Ｃ１Ｎによって決定されるから、第二の制御電圧ＶＣ２
Ｐ及びＶＣ２Ｎによる発振周波数ｆの変化を小さくする
ことができる。第二の制御電圧ＶＣ２Ｐ及びＶＣ２Ｎに
よって最も効果的に発振周波数ｆを制御できるのはｎが
１の場合であることがわかる。
【００１５】図３（ａ）は第一の制御電圧ＶＣ１Ｎに対
する発振周波数ｆの変化を示している。ここで、第一の
制御電圧ＶＣ１Ｐは第一の制御電圧ＶＣ１Ｎに応じて変
化されている。図３（ａ）から、発振周波数ｆは第二の
制御電圧ＶＣ２Ｎをパラメータとして第一の制御電圧Ｖ
Ｃ１Ｎの変化に応じて大きく変化することがわかる。図
３（ｂ）は、第一の制御電圧ＶＣ１Ｎをある値、例えば
図３（ａ）で電圧Ｖ１に固定した場合の第二の制御電圧
ＶＣ２Ｎに対する発振周波数ｆの変化を示している。こ
こで、第二の制御電圧ＶＣ２Ｐも第二の制御電圧ＶＣ２
Ｎに応じて変化されている。図３（ｂ）から、発振周波
数ｆは第二の制御電圧ＶＣ２Ｎが変化してもその変化は
小さく、所定の範囲内に限られることがわかる。従っ
て、図３（ａ）（ｂ）から、リングオシレータの発振周
波数ｆは、第一の制御電圧ＶＣ１Ｐ及びＶＣ１Ｎによっ
て広い範囲で大きく制御でき、第二の制御電圧ＶＣ２Ｐ
及びＶＣ２Ｎによって所定の範囲内で細かく制御できる
ことが明かである。このため、本発明のリングオシレー
タでは、発振周波数範囲とゲイン△ｆ／△Ｖとを個別に
任意に制御可能となり、広い発振周波数範囲を確保しな
がら細かいゲインの調整も可能となる。
する発振周波数ｆの変化を示している。ここで、第一の
制御電圧ＶＣ１Ｐは第一の制御電圧ＶＣ１Ｎに応じて変
化されている。図３（ａ）から、発振周波数ｆは第二の
制御電圧ＶＣ２Ｎをパラメータとして第一の制御電圧Ｖ
Ｃ１Ｎの変化に応じて大きく変化することがわかる。図
３（ｂ）は、第一の制御電圧ＶＣ１Ｎをある値、例えば
図３（ａ）で電圧Ｖ１に固定した場合の第二の制御電圧
ＶＣ２Ｎに対する発振周波数ｆの変化を示している。こ
こで、第二の制御電圧ＶＣ２Ｐも第二の制御電圧ＶＣ２
Ｎに応じて変化されている。図３（ｂ）から、発振周波
数ｆは第二の制御電圧ＶＣ２Ｎが変化してもその変化は
小さく、所定の範囲内に限られることがわかる。従っ
て、図３（ａ）（ｂ）から、リングオシレータの発振周
波数ｆは、第一の制御電圧ＶＣ１Ｐ及びＶＣ１Ｎによっ
て広い範囲で大きく制御でき、第二の制御電圧ＶＣ２Ｐ
及びＶＣ２Ｎによって所定の範囲内で細かく制御できる
ことが明かである。このため、本発明のリングオシレー
タでは、発振周波数範囲とゲイン△ｆ／△Ｖとを個別に
任意に制御可能となり、広い発振周波数範囲を確保しな
がら細かいゲインの調整も可能となる。
【００１６】図４は図１の第一及び第二の制御電圧が供
給される遅延要素の第二の構成例を示す回路図である。
図４においても、遅延要素の遅延時間は電圧信号で制御
される。インバータとして動作するＰチヤネルトランジ
スタ３１とＮチヤネルトランジスタ３２が電源間に直列
に接続され、各ゲートは入力端ＩＮに接続されている。
トランジスタ３１及び３２のドレインと出力端ＯＵＴと
の間には、並列に接続された一対の電流制限用Ｐチヤネ
ルトランジスタ３３及び３４と、並列に接続された一対
の電流制限用Ｎチヤネルトランジスタ３５及び３６とが
並列に接続されている。Ｐチヤネルトランジスタ３３及
びＮチヤネルトランジスタ３５のゲートには各々第一の
制御電圧ＶＣ１Ｐ及びＶＣ１Ｎが供給されており、Ｐチ
ヤネルトランジスタ３４及びＮチヤネルトランジスタ３
６のゲートには各々第二の制御電圧ＶＣ２Ｐ及びＶＣ２
Ｎが供給されている。この例では、制御電圧ＶＣ１Ｐ、
ＶＣ１Ｎ及びＶＣ２Ｐ、ＶＣ２Ｎによってインバータの
出力電流が制御されて遅延時間が制御される。他は図２
の例と同じであるので説明は省略する。
給される遅延要素の第二の構成例を示す回路図である。
図４においても、遅延要素の遅延時間は電圧信号で制御
される。インバータとして動作するＰチヤネルトランジ
スタ３１とＮチヤネルトランジスタ３２が電源間に直列
に接続され、各ゲートは入力端ＩＮに接続されている。
トランジスタ３１及び３２のドレインと出力端ＯＵＴと
の間には、並列に接続された一対の電流制限用Ｐチヤネ
ルトランジスタ３３及び３４と、並列に接続された一対
の電流制限用Ｎチヤネルトランジスタ３５及び３６とが
並列に接続されている。Ｐチヤネルトランジスタ３３及
びＮチヤネルトランジスタ３５のゲートには各々第一の
制御電圧ＶＣ１Ｐ及びＶＣ１Ｎが供給されており、Ｐチ
ヤネルトランジスタ３４及びＮチヤネルトランジスタ３
６のゲートには各々第二の制御電圧ＶＣ２Ｐ及びＶＣ２
Ｎが供給されている。この例では、制御電圧ＶＣ１Ｐ、
ＶＣ１Ｎ及びＶＣ２Ｐ、ＶＣ２Ｎによってインバータの
出力電流が制御されて遅延時間が制御される。他は図２
の例と同じであるので説明は省略する。
【００１７】図５は図１の第一及び第二の制御電圧が供
給される遅延要素の第三の構成例を示す回路図である。
図５においても、遅延要素の遅延時間は電圧信号で制御
される。インバータとして動作するＰチヤネルトランジ
スタ４１とＮチヤネルトランジスタ４２が電源間に直列
に接続され、各ゲートは入力端ＩＮに接続され、各ドレ
インは出力端ＯＵＴに接続されている。コンデンサ４７
の一端が接地され、コンデンサ４７の他端と出力端ＯＵ
Ｔつまりドレインとの間には、並列に接続された一対の
電流制限用Ｐチヤネルトランジスタ４４及びＮチヤネル
トランジスタ４３と、並列に接続された一対の電流制限
用Ｐチヤネルトランジスタ４６及びＮチヤネルトランジ
スタ４５とが並列に接続されている。コンデンサ４７は
インバータの出力電流で充電されるが、この充電電流を
Ｐチヤネルトランジスタ４３、４４及びＮチヤネルトラ
ンジスタ４５、４６により制御することにより遅延要素
の遅延時間を制御する。つまり、インバータの出力電流
を部分的にコンデンサ４７にバイパスすることにより出
力の遅延を発生させる。コンデンサ４７を充電する電流
を大きくすると、インバータの出力電流がコンデンサ４
７に流れてコンデンサ４７の影響が強まり、出力端ＯＵ
Ｔの電位の変化が遅くなる。逆に、コンデンサ４７を充
電する電流を小さくすると、コンデンサ４７が実効的に
軽く見えるために出力端ＯＵＴの電位の変化が早くな
る。他は図２の例と同じである。
給される遅延要素の第三の構成例を示す回路図である。
図５においても、遅延要素の遅延時間は電圧信号で制御
される。インバータとして動作するＰチヤネルトランジ
スタ４１とＮチヤネルトランジスタ４２が電源間に直列
に接続され、各ゲートは入力端ＩＮに接続され、各ドレ
インは出力端ＯＵＴに接続されている。コンデンサ４７
の一端が接地され、コンデンサ４７の他端と出力端ＯＵ
Ｔつまりドレインとの間には、並列に接続された一対の
電流制限用Ｐチヤネルトランジスタ４４及びＮチヤネル
トランジスタ４３と、並列に接続された一対の電流制限
用Ｐチヤネルトランジスタ４６及びＮチヤネルトランジ
スタ４５とが並列に接続されている。コンデンサ４７は
インバータの出力電流で充電されるが、この充電電流を
Ｐチヤネルトランジスタ４３、４４及びＮチヤネルトラ
ンジスタ４５、４６により制御することにより遅延要素
の遅延時間を制御する。つまり、インバータの出力電流
を部分的にコンデンサ４７にバイパスすることにより出
力の遅延を発生させる。コンデンサ４７を充電する電流
を大きくすると、インバータの出力電流がコンデンサ４
７に流れてコンデンサ４７の影響が強まり、出力端ＯＵ
Ｔの電位の変化が遅くなる。逆に、コンデンサ４７を充
電する電流を小さくすると、コンデンサ４７が実効的に
軽く見えるために出力端ＯＵＴの電位の変化が早くな
る。他は図２の例と同じである。
【００１８】図６は図１の第一及び第二の制御電圧が供
給される遅延要素の第四の構成例を示す回路図である。
コンデンサ５７が電源ＶＤＤに接続され、電流制限用Ｐ
チヤネルトランジスタ５３、５５及びＮチヤネルトラン
ジスタ５４、５６も電源ＶＤＤ側に接続されていること
が図５の例と相違する。他は図５の例と同じである。
給される遅延要素の第四の構成例を示す回路図である。
コンデンサ５７が電源ＶＤＤに接続され、電流制限用Ｐ
チヤネルトランジスタ５３、５５及びＮチヤネルトラン
ジスタ５４、５６も電源ＶＤＤ側に接続されていること
が図５の例と相違する。他は図５の例と同じである。
【００１９】図７は本発明のリングオシレータの第二の
実施例の構成を示すブロック図である。図７のリングオ
シレータの動作原理は図１の第一の実施例のものと同じ
であり、第一の制御電圧ＶＣ１及び第二の制御電圧ＶＣ
２によって遅延要素の遅延時間を制御してリングオシレ
ータの発振周波数を設定する。第二の実施例において
も、リングオシレータは、各々が入力信号を反転した出
力信号を所定の遅延時間の後に出力する遅延要素１１ー
１ないし１１ー５が縦続接続され、遅延要素１１ー５の
出力端が遅延要素１１ー１の入力端に接続されて構成さ
れている。全ての遅延要素１１ー１ないし１１ー５には
発振周波数をおおまかに制御する第一の制御電圧ＶＣ１
が供給されている。一つの遅延要素例えば遅延要素１１
ー１だけに第一の制御電圧ＶＣ１に加えて発振周波数を
細かく制御する第二の制御電圧ＶＣ２が供給されてい
る。 第二の制御電圧ＶＣ２を入力する遅延要素の数を
少なくするほど、第二の制御電圧ＶＣ２による発振周波
数の変化を小さくでき、発振周波数の微調整が可能にな
る。発振出力は遅延要素１１ー５の出力端から取り出さ
れる。
実施例の構成を示すブロック図である。図７のリングオ
シレータの動作原理は図１の第一の実施例のものと同じ
であり、第一の制御電圧ＶＣ１及び第二の制御電圧ＶＣ
２によって遅延要素の遅延時間を制御してリングオシレ
ータの発振周波数を設定する。第二の実施例において
も、リングオシレータは、各々が入力信号を反転した出
力信号を所定の遅延時間の後に出力する遅延要素１１ー
１ないし１１ー５が縦続接続され、遅延要素１１ー５の
出力端が遅延要素１１ー１の入力端に接続されて構成さ
れている。全ての遅延要素１１ー１ないし１１ー５には
発振周波数をおおまかに制御する第一の制御電圧ＶＣ１
が供給されている。一つの遅延要素例えば遅延要素１１
ー１だけに第一の制御電圧ＶＣ１に加えて発振周波数を
細かく制御する第二の制御電圧ＶＣ２が供給されてい
る。 第二の制御電圧ＶＣ２を入力する遅延要素の数を
少なくするほど、第二の制御電圧ＶＣ２による発振周波
数の変化を小さくでき、発振周波数の微調整が可能にな
る。発振出力は遅延要素１１ー５の出力端から取り出さ
れる。
【００２０】図８は図７の第一及び第二の制御電圧が供
給される遅延要素の第一の構成例を示す回路図である。
図８においても、遅延要素の遅延時間は電圧信号で制御
される。インバータとして動作するＰチヤネルトランジ
スタ７１とＮチヤネルトランジスタ７２が電源間に直列
に接続され、各ゲートは入力端ＩＮに接続され、各ドレ
インは出力端ＯＵＴに接続されている。コンデンサ７５
の一端が接地され、コンデンサ４７の他端と出力端ＯＵ
Ｔつまりドレインとの間には並列に接続された一対の電
流制限用Ｎチヤネルトランジスタ７３及び７４が接続さ
れている。Ｎチヤネルトランジスタ７３及び７４のゲー
トには各々第一の制御電圧ＶＣ１及び第二の制御電圧Ｖ
Ｃ２が供給されている。コンデンサ７５はインバータの
出力電流で充電されるが、この充電電流をＮチヤネルト
ランジスタ７３、７４により制御することにより遅延要
素の遅延時間を制御する。動作原理は図５の例のものと
同じである。尚、図７の第一の制御電圧ＶＣ１だけが供
給される遅延要素は、単に図８の構成から第二の制御電
圧ＶＣ２が供給される電流制限用Ｎチヤネルトランジス
タ７４を取り除いたものが使用される。
給される遅延要素の第一の構成例を示す回路図である。
図８においても、遅延要素の遅延時間は電圧信号で制御
される。インバータとして動作するＰチヤネルトランジ
スタ７１とＮチヤネルトランジスタ７２が電源間に直列
に接続され、各ゲートは入力端ＩＮに接続され、各ドレ
インは出力端ＯＵＴに接続されている。コンデンサ７５
の一端が接地され、コンデンサ４７の他端と出力端ＯＵ
Ｔつまりドレインとの間には並列に接続された一対の電
流制限用Ｎチヤネルトランジスタ７３及び７４が接続さ
れている。Ｎチヤネルトランジスタ７３及び７４のゲー
トには各々第一の制御電圧ＶＣ１及び第二の制御電圧Ｖ
Ｃ２が供給されている。コンデンサ７５はインバータの
出力電流で充電されるが、この充電電流をＮチヤネルト
ランジスタ７３、７４により制御することにより遅延要
素の遅延時間を制御する。動作原理は図５の例のものと
同じである。尚、図７の第一の制御電圧ＶＣ１だけが供
給される遅延要素は、単に図８の構成から第二の制御電
圧ＶＣ２が供給される電流制限用Ｎチヤネルトランジス
タ７４を取り除いたものが使用される。
【００２１】図９は図７の第一及び第二の制御電圧が供
給される遅延要素の第二の構成例を示す回路図である。
コンデンサ８５が電源ＶＤＤに接続され、並列に接続さ
れた一対の電流制限用Ｐチヤネルトランジスタ８３及び
８４も電源ＶＤＤ側に接続されていることが図８の例と
相違する。他は図８の例と同じである。
給される遅延要素の第二の構成例を示す回路図である。
コンデンサ８５が電源ＶＤＤに接続され、並列に接続さ
れた一対の電流制限用Ｐチヤネルトランジスタ８３及び
８４も電源ＶＤＤ側に接続されていることが図８の例と
相違する。他は図８の例と同じである。
【００２２】図１０は図７の第一及び第二の制御電圧が
供給される遅延要素の第三の構成例を示す回路図であ
る。図１０においても、遅延要素の遅延時間は電圧信号
で制御される。インバータとして動作するＰチヤネルト
ランジスタ９１とＮチヤネルトランジスタ９２が電源間
に直列に接続され、各ゲートは入力端ＩＮに接続されて
いる。トランジスタ９１及び９２のドレインと出力端Ｏ
ＵＴとの間には、並列に接続された一対の電流制限用Ｎ
チヤネルトランジスタ９３及び９４が接続されている。
Ｎチヤネルトランジスタ９４のゲートには第一の制御電
圧ＶＣ１が供給されており、Ｎチヤネルトランジスタ９
３のゲートには第二の制御電圧ＶＣ２が供給されてい
る。図１０の例の動作原理は図４の例と同じである。
供給される遅延要素の第三の構成例を示す回路図であ
る。図１０においても、遅延要素の遅延時間は電圧信号
で制御される。インバータとして動作するＰチヤネルト
ランジスタ９１とＮチヤネルトランジスタ９２が電源間
に直列に接続され、各ゲートは入力端ＩＮに接続されて
いる。トランジスタ９１及び９２のドレインと出力端Ｏ
ＵＴとの間には、並列に接続された一対の電流制限用Ｎ
チヤネルトランジスタ９３及び９４が接続されている。
Ｎチヤネルトランジスタ９４のゲートには第一の制御電
圧ＶＣ１が供給されており、Ｎチヤネルトランジスタ９
３のゲートには第二の制御電圧ＶＣ２が供給されてい
る。図１０の例の動作原理は図４の例と同じである。
【００２３】図１１は図７の第一及び第二の制御電圧が
供給される遅延要素の第四の構成例を示す回路図であ
る。図１１の例では、図１０の構成例の電流制限用Ｎチ
ヤネルトランジスタ９３及び９４に代えてそれそれ電流
制限用Ｐチヤネルトランジスタ１０３及び１０４が使用
されていることが図１０と相違するが、他は同じであ
る。
供給される遅延要素の第四の構成例を示す回路図であ
る。図１１の例では、図１０の構成例の電流制限用Ｎチ
ヤネルトランジスタ９３及び９４に代えてそれそれ電流
制限用Ｐチヤネルトランジスタ１０３及び１０４が使用
されていることが図１０と相違するが、他は同じであ
る。
【００２４】以上、遅延時間を電圧信号によって制御す
る遅延要素を用いたリングオシレータについて説明した
が、本発明ではその遅延時間を電流信号によって制御す
る遅延要素を用いてもリングオシレータを構成すること
ができる。
る遅延要素を用いたリングオシレータについて説明した
が、本発明ではその遅延時間を電流信号によって制御す
る遅延要素を用いてもリングオシレータを構成すること
ができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
リングオシレータに二種類の制御電圧または制御電流を
入力し、第一の制御電圧または制御電流によってリング
オシレータの発振周波数を広い範囲で設定でき、第二の
制御電圧または制御電流によって発振周波数を微小範囲
で調整できる。このため、リングオシレータの発振周波
数範囲とゲインとを個別に制御することが可能となり、
広い発振周波数範囲にわたって安定な同期特性を持つ位
相同期回路（ＰＬＬ）を実現できる。
リングオシレータに二種類の制御電圧または制御電流を
入力し、第一の制御電圧または制御電流によってリング
オシレータの発振周波数を広い範囲で設定でき、第二の
制御電圧または制御電流によって発振周波数を微小範囲
で調整できる。このため、リングオシレータの発振周波
数範囲とゲインとを個別に制御することが可能となり、
広い発振周波数範囲にわたって安定な同期特性を持つ位
相同期回路（ＰＬＬ）を実現できる。
【図１】本発明のリングオシレータの第一の実施例の構
成を示すブロック図。
成を示すブロック図。
【図２】図１の第一及び第二の制御電圧が供給される遅
延要素の第一の構成例を示す回路図。
延要素の第一の構成例を示す回路図。
【図３】本発明のリングオシレータの制御電圧ー発振周
波数特性を示すグラフ。
波数特性を示すグラフ。
【図４】図１の第一及び第二の制御電圧が供給される遅
延要素の第二の構成例を示す回路図。
延要素の第二の構成例を示す回路図。
【図５】図１の第一及び第二の制御電圧が供給される遅
延要素の第三の構成例を示す回路図。
延要素の第三の構成例を示す回路図。
【図６】図１の第一及び第二の制御電圧が供給される遅
延要素の第四の構成例を示す回路図。
延要素の第四の構成例を示す回路図。
【図７】本発明のリングオシレータの第二の実施例の構
成を示すブロック図。
成を示すブロック図。
【図８】図７の第一及び第二の制御電圧が供給される遅
延要素の第一の構成例を示す回路図。
延要素の第一の構成例を示す回路図。
【図９】図７の第一及び第二の制御電圧が供給される遅
延要素の第二の構成例を示す回路図。
延要素の第二の構成例を示す回路図。
【図１０】図７の第一及び第二の制御電圧が供給される
遅延要素の第三の構成例を示す回路図。
遅延要素の第三の構成例を示す回路図。
【図１１】図７の第一及び第二の制御電圧が供給される
遅延要素の第四の構成例を示す回路図。
遅延要素の第四の構成例を示す回路図。
【図１２】従来のリングオシレータの構成の一例を示す
ブロック図。
ブロック図。
【図１３】図１２の各遅延要素の構成を示す回路図。
【図１４】従来のリングオシレータの制御電圧ー発振周
波数特性を示すグラフ。
波数特性を示すグラフ。
６ー１〜６ー５ 遅延要素 １１ー１〜１１ー５ 遅延要素 ２１、２３、２４ Ｐチャネルトランジスタ ２２、２５、２６ Ｎチャネルトランジスタ ４７、５７、７５、８５ コンデンサ １１１ー１〜１１１ー５ 遅延要素
Claims (1)
- 【請求項１】相互に縦続接続され、最終段の出力端が初
段の入力端に接続されて構成された奇数段の遅延要素
と、 前記奇数段の遅延要素の全てに接続され、発振周波数を
粗調整する第一の制御信号を供給する第一の制御手段
と、 前記奇数段の遅延要素の少なくとも１つに接続され、発
振周波数を微調整する第二の制御信号を供給する第二の
制御手段と、 を具備したことを特徴とするリングオシレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227476A JPH0677782A (ja) | 1992-08-26 | 1992-08-26 | リングオシレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4227476A JPH0677782A (ja) | 1992-08-26 | 1992-08-26 | リングオシレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677782A true JPH0677782A (ja) | 1994-03-18 |
Family
ID=16861482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4227476A Pending JPH0677782A (ja) | 1992-08-26 | 1992-08-26 | リングオシレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677782A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259330B1 (en) | 1998-12-17 | 2001-07-10 | Nec Corporation | Ring oscillator having variable coarse and fine delays |
| JP2002252551A (ja) * | 2001-02-26 | 2002-09-06 | Sanyo Electric Co Ltd | 電圧制御発振器 |
| JP2015103935A (ja) * | 2013-11-25 | 2015-06-04 | 日本電信電話株式会社 | 無線送信システム |
| JP2016092829A (ja) * | 2014-10-31 | 2016-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20170035946A (ko) * | 2014-07-25 | 2017-03-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발진 회로 및 그것을 포함하는 반도체 장치 |
-
1992
- 1992-08-26 JP JP4227476A patent/JPH0677782A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259330B1 (en) | 1998-12-17 | 2001-07-10 | Nec Corporation | Ring oscillator having variable coarse and fine delays |
| JP2002252551A (ja) * | 2001-02-26 | 2002-09-06 | Sanyo Electric Co Ltd | 電圧制御発振器 |
| JP2015103935A (ja) * | 2013-11-25 | 2015-06-04 | 日本電信電話株式会社 | 無線送信システム |
| KR20170035946A (ko) * | 2014-07-25 | 2017-03-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발진 회로 및 그것을 포함하는 반도체 장치 |
| JP2016092829A (ja) * | 2014-10-31 | 2016-05-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6448832B1 (en) | Variable delay circuit | |
| US6188252B1 (en) | Horizontal oscillation circuit capable of changing frequency | |
| US6278332B1 (en) | Charge pump for low-voltage, low-jitter phase locked loops | |
| US5629651A (en) | Phase lock loop having a reduced synchronization transfer period | |
| JP3415304B2 (ja) | クロック発生回路とプロセッサ | |
| US5428317A (en) | Phase locked loop with low power feedback path and method of operation | |
| US6259330B1 (en) | Ring oscillator having variable coarse and fine delays | |
| JPH06104638A (ja) | 電流／電圧制御される高速オッシレータ回路 | |
| US7268635B2 (en) | Circuits for voltage-controlled ring oscillators and method of generating a periodic signal | |
| US20070030041A1 (en) | DLL-based programmable clock generator using a threshold-trigger delay element circuit and a circular edge combiner | |
| JPH0964727A (ja) | 同期回路 | |
| US6127898A (en) | Ring oscillator using CMOS technology | |
| US6366150B1 (en) | Digital delay line | |
| US7573339B2 (en) | Ring oscillator with ultra-wide frequency tuning range | |
| US5059838A (en) | Signal delay circuit using charge pump circuit | |
| US6072372A (en) | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit | |
| US5666088A (en) | Wide frequency range VCO with low jitter | |
| US5081428A (en) | Voltage controlled oscillator having 50% duty cycle clock | |
| US5365204A (en) | CMOS voltage controlled ring oscillator | |
| US6111469A (en) | Charge pumping circuit and PLL frequency synthesizer | |
| US5739726A (en) | High-speed voltage controlled oscillator having a level shifter for providing rail-to-rail output | |
| JP4025043B2 (ja) | 半導体集積回路 | |
| JPH0677782A (ja) | リングオシレータ | |
| US7511584B2 (en) | Voltage controlled oscillator capable of operating in a wide frequency range | |
| US20030090330A1 (en) | Voltage controlled oscillation circuit having easily controllable oscillation characteristic and capable of generating high frequency and low frequency internal clocks |