JP2008301042A - 発振回路及び半導体装置 - Google Patents

Abstract

【課題】より高精度な発振周波数を得ることができる自己発振型の発振回路を実現する。
【解決手段】回路のバイアス電流に応じて発振周波数が可変にされるリングオシレータ（１）と、前記リングオシレータの発振周波数に応じて決まる値と参照値との比較結果を生成する周波数検知回路（３）と、前記比較結果に基づいて前記リングオシレータのバイアス電流を制御するバイアス回路（２）とによって、自己発振型の発振回路を構成する。発振周波数そのものを評価し、その評価結果に基づいて発振周波数を調整するフィードバック制御を行うことができるので、リングオシレータの発振周波数が変動しても常にそれに追随して自動的にバイアス調整が行われ、発振周波数の変動を抑制することができる。
【選択図】図２

Description

本発明は、水晶発振子等の外付け部品や外部入力クロック等を用いることなく自己発振を行うことができる発振回路、特に発振回路を搭載する半導体装置に関し、例えばマイクロコンピュータに適用して有効な技術に関する。

マイクロコンピュータなど半導体装置上に構成された自己発振型の発振回路により、水晶発振子等の外付け部品を不要とすることができれば、その外付け部品及び組立てコストの低減、また部品脱落等によるシステム全体の信頼性低下を防止できるなど、そのメリットは大きい。半導体装置上に構成した発振回路では、水晶発振子並の高精度発振周波数を得ることは極めて困難であるが、一方、用途によっては水晶発振子ほどの高精度を必要としないものもある。例えばＵＡＲＴ通信などにおいては数％程度の発振精度が確保できれば実用に供することができる。

半導体装置に内蔵された自己発振型の発振回路としては、インバータ（または反転増幅器）をリング状に接続したいわゆるリングオシレータが一般的である。しかし、その一般的なリングオシレータのみでは、発振周波数の温度依存性や電源電圧依存性が大きいため、通常要求される使用条件範囲において上記数％程度の発振精度確保は不可能であり、何らかの補償手段を講じる必要がある。

リングオシレータの発振精度確保を図った従来例として、特許文献１記載の発振回路がある。これを図２６の回路に基づいて説明する。

図２６において発振回路は、リングオシレータ回路１と、リングオシレータ回路１の動作電流を調整するバイアス回路２と、リングオシレータ回路１の電源電圧を温度によって可変制御する温度補償回路８と、リングオシレータ回路１の発振出力を電源電圧ＶＣＣ振幅に変換して発振回路出力ＯＵＴに送出するレベルシフタ回路９と、から構成されている。

リングオシレータ回路１は、ｎ段の定電流型インバータから構成される。各段の定電流型インバータは同様の回路構成を有するとともに、各段の出力端子は次段の入力端子に接続し、ｎ段目の出力端子は初段入力端子へとリング状に接続している。なお、ここでｎ段は３段以上の奇数段である。定電流インバータの構成は、例えば初段についてみると、ソースを定電流インバータの電源ノードｎ２１に、ゲートを入力端子に接続したｐチャンネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＭＩ１１と、ＰＭＯＳトランジスタＭＩ１１のドレインにソースを、出力端子にドレインをそれぞれ接続したＰＭＯＳトランジスタＭＩ１２とを備える。更に、グラウンドにソースを、入力端子にゲートをそれぞれ接続したｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＭＩ１４と、ＮＭＯＳトランジスタＭＩ１４のドレインにソースを、出力端子にドレインをそれぞれ接続したＮＭＯＳトランジスタＭＩ１３とを有する。また、ＰＭＯＳトランジスタＭＩ１２のゲートはバイアス回路２の第１の出力ノードｎ２６に、ＮＭＯＳトランジスタＭＩ１３のゲートはバイアス回路２の第２の出力ノードｎ２５に、それぞれ接続されている。他の各段の定電流型インバータについても上記同様の構成をとっている。

バイアス回路２は、リファレンス入力端子ＶＲＥＦ１にマイナス入力端子、ノードｎ２３にプラス入力端子をそれぞれ接続した差動アンプＡ６を有する。そして、ソースを電源ＶＣＣに、ドレインをノードｎ２３に、ゲートを上記差動アンプＡ６の出力にそれぞれ接続したＰＭＯＳトランジスタＭ１０と、ノードｎ２３とグラウンドとの間に接続した抵抗Ｒ３と、ソースを電源ＶＣＣに、ドレインを第２の出力ノードｎ２５に、ゲートを差動アンプＡ６の出力に接続したＰＭＯＳトランジスタＭ１１を備える。さらに、ＮＭＯＳトランジスタＭ１２，Ｍ１３，Ｍ１６，Ｍ１７とＰＭＯＳトランジスタＭ１４，Ｍ１５を備える。ＮＭＯＳトランジスタＭ１２はドレイン及びゲートを上記第２の出力ノードｎ２５に共通接続される。ＮＭＯＳトランジスタＭ１３はドレインをＮＭＯＳトランジスタＭ１２のソースに、ソースをグラウンドに、ゲートを前記リングオシレータ回路１の電源ノードｎ２１にそれぞれ接続される。ＰＭＯＳトランジスタＭ１４はソースをリングオシレータ回路１の電源ノードｎ２１に、ゲートをグラウンドにそれぞれ接続される。ＰＭＯＳトランジスタＭ１５はソースをＰＭＯＳトランジスタＭ１４のドレインに接続し、ドレイン及びゲートを第１の出力ノードｎ２６に共通接続される。ＮＭＯＳトランジスタＭ１６はドレインを第１の出力ノードｎ２６に、ゲートを第２の出力ノードｎ２５にそれぞれ接続される。ＮＭＯＳトランジスタＭ１７はドレインをＮＭＯＳトランジスタＭ１６のソースに、ソースをグラウンドに、ゲートをリングオシレータ回路１の電源ノードｎ２１にそれぞれ接続される。

温度補償回路８は、リファレンス入力端子ＶＲＥＦ２にマイナス入力端子、ノードｎ２２にプラス入力端子をそれぞれ接続した差動アンプＡ７を備える。更に、ＰＭＯＳトランジスタＭ１８，Ｍ１９とＮＭＯＳトランジスタＭ２０を備える。ＰＭＯＳトランジスタＭ１８はソースを電源ＶＣＣに、ドレインをリングオシレータ回路１の電源ノードｎ２１に、ゲートを上記差動アンプＡ７の出力にそれぞれ接続される。ＰＭＯＳトランジスタＭ１９はソースをリングオシレータ回路１の電源ノードｎ２１に接続し、ゲート及びドレインをノードｎ２２に共通接続される。ＮＭＯＳトランジスタＭ２０は同じくゲート及びドレインをノードｎ２２に共通接続し、ソースをグラウンドに接続される。

図２６の発振回路の動作につき説明する。まずバイアス回路２内の差動アンプＡ６は、ノードｎ２３がリファレンス入力端子ＶＲＥＦ１の印加電圧に等しくなるようにＰＭＯＳトランジスタＭ１０をフィードバック制御するから、リファレンス入力端子ＶＲＥＦ１に定電圧VF1が印加されれば抵抗Ｒ３によって決まる定電流ＩＲ１（＝ＶF１／Ｒ３）がＰＭＯＳトランジスタＭ１０に流れる。ここで上記ＶF１をバンドギャップリファレンス回路（以下ＢＧＲ回路と記す）など温度や電源電圧に依存しない定電圧源によって供給すれば、温度・電源電圧変動に対しても一定の定電流を得ることができる。ＰＭＯＳトランジスタＭ１１は、そのソース及びゲートが上記ＰＭＯＳトランジスタＭ１０と共通接続され、ＰＭＯＳトランジスタＭ１０とカレントミラー回路を構成しているから、同Ｗ／Ｌサイズであればほぼ同等の定電流が、ＰＭＯＳトランジスタＭ１１のドレイン側からＮＭＯＳトランジスタＭ１２，Ｍ１３側へ供給される。またＮＭＯＳトランジスタM１２とM１６もカレントミラー回路を構成しているため、上記定電流はさらにＮＭＯＳトランジスタＭ１６側へ伝達され、ＰＭＯＳトランジスタM１５に供給される。

さらに、上記バイアス回路２内ＮＭＯＳトランジスタＭ１２とリングオシレータ回路１内ＮＭＯＳトランジスタＭＩ１３，ＭＩ２３，…，ＭＩｎ３、またバイアス回路２内ＰＭＯＳトランジスタＭ１５とリングオシレータ回路１内ＰＭＯＳトランジスタＭＩ１２，ＭＩ２２，…，ＭＩｎ２、は、それぞれカレントミラー回路を構成している。このため、リングオシレータ回路１内の各定電流インバータのバイアス電流は、上記バイアス回路２の定電流ＩＲ１で決められることになる。なお、ここでバイアス回路内ＰＭＯＳトランジスタＭ１４、及びＮＭＯＳトランジスタＭ１３，Ｍ１７については、上記リングオシレータ回路１側とのカレントミラー回路の整合性を確保するために挿入されたＭＯＳトランジスタであって、それぞれリングオシレータ回路１内ＰＭＯＳトランジスタＭＩ１１，ＭＩ２１，…，ＭＩｎ１、及びＮＭＯＳトランジスタＭＩ１４，ＭＩ２４，…，ＭＩｎ４に相当するレプリカ素子である。

リングオシレータ回路１の発振周期Ｔ（＝１／ｆ）は、PMOSトランジスタ及びＮＭＯＳトランジスタのしきい値電圧Vthp及びVthn、及び上記定電流ＩＲ１を用いて、以下のよう数１に表すことができる。

[数１]
Ｔ（＝１／ｆ）∝｛ＶＲ - （｜Ｖｔｈｐ｜+ Ｖｔｈｎ）｝ * CG／ＩＲ１
ここで、ＶＲはリングオシレータ回路１の電源ノードｎ２１の電位、ＣＧはリングオシレータ回路１内の各定電流インバータの寄生入力容量を表す。

ＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ，Ｖｔｈｎは負の温度係数を持つから、ＶＲを一定とした場合、上記数１式より、発振周期Ｔは高温側で増大、つまり発振周波数ｆとしては低下することが分かる。またこれより、ＶＲを高温側で減少させれば発振周波数低下を抑制できることが推察できる。

温度補償回路８は、上記の如く温度変化に応じて上記ＶＲ電圧を制御しようとするものである。

温度補償回路８において、リファレンス入力端子ＶＲＥＦ２に定電圧ＶF２を印加したとき、差動アンプＡ７によってノードｎ２２の電位が上記ＶＦ２に等しくなるようにPMOSトランジスタM１８が制御される。その結果、ノードｎ２１の電圧、つまり上記ＶＲ電圧としては以下の数２式で表せる電圧が出力される。

[数２]
ＶＲ＝｜Ｖｔｈｐ｜- Ｖｔｈｎ * （βn／βｐ）^1/2+ ＶＦ２*｛１+（βn／βｐ）^1/2｝
ここでβn、βｐはそれぞれＮＭＯＳトランジスタＭ２０、ＰＭＯＳトランジスタＭ１９についての（１／２）*C_ＯＸ*（Ｗ／Ｌ）を表す。また前記Ｃ_ＯＸはゲート容量を表す。

上記数２式からＶＲ電圧の温度係数は、リファレンス電圧ＶＦ２を定電圧として、下記数３式と表すことができる。

[数３]
ｄＶＲ／ｄＴ＝ｄ｜Ｖｔｈｐ｜／ｄＴ ｄＶｔｈｎ／ｄＴ * （βn／βｐ）^1/2
上記数３式より、βn／βｐ比率設定によって、ＶＲ電圧の温度係数を調整できることが分かる。よって上記数１式で示されるリングオシレータ回路１の発振周波数の温度係数を、キャンセルするＶＲ設定ができれば、発振周波数の温度補償が可能となる。

特開２００５−０４９９７０号公報（図２６）

上記従来例は、温度補償回路８の出力電圧、すなわちリングオシレータ回路１の電源電圧を変化させて発振周波数の温度変化を打ち消し、温度補償を図ろうとするものである。しかし、リングオシレータ回路１の発振周波数の温度係数と温度補償回路８の出力電圧の温度係数は、互いに異なる動作原理から導かれるものであって、これらをあらゆるパラメータ変動に対して完全にキャンセルさせることは不可能であり、このような所謂フィードフォワード制御による温度補償では、数％程度からの更なる発振精度向上は極めて困難である。

また上記従来例においては、リングオシレータ回路１の電源電圧を調整して発振周波数の温度補償を行う構成であるため、少なくともその電圧調整範囲を超えた外部電源電圧が必要となる。例えばリングオシレータ回路１の電源電圧を１．８V〜２．５Vの範囲で調整して発振周波数の温度補償を行おうとする場合、外部電源電圧の下限値としては少なくとも２．５Vを下回ることは許されない。このことは、低電圧動作対応への障害となる。

本発明の目的は、より高精度な発振周波数を得ることができる自己発振型の発振回路、更にはそのような発振回路を搭載した半導体装置を提供することにある。

本発明の別の目的は、低電圧動作への対応も容易で、さらに低消費電流も実現し得る自己発振型の発振回路、更にはそのような発振回路を搭載した半導体装置を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

即ち、回路のバイアス電流に応じて発振周波数が可変にされるリングオシレータと、前記リングオシレータの発振周波数に応じて決まる値と参照値との比較結果を生成する周波数検知回路と、前記比較結果に基づいて前記リングオシレータのバイアス電流を制御するバイアス回路とによって、自己発振型の発振回路を構成する。

上記手段によれば、発振周波数そのものを評価し、その評価結果に基づいて発振周波数を調整するフィードバック制御を行うことができるので、リングオシレータの発振周波数が変動しても常にそれに追随して自動的にバイアス調整が行われ、発振周波数の変動を抑制することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

本発明によれば、発振周波数そのものをフィードバック制御することにより、高精度な発振周波数を実現した発振回路を得ることができる。また発振周波数精度は上記周波数検知回路の周波数弁別精度で決まるため、リングオシレータ回路の設計自由度が増し、低電圧動作対応も容易となる。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

本発明の代表的な実施の形態に係る半導体装置（１１０）は自己発振型の発振回路（１００、１００Ａ〜１００Ｆ）を有する。前記発振回路はリングオシレータ（１、１Ａ）、周波数検知回路（３）及びバイアス回路（２、２Ａ〜２Ｅ）を有する。リングオシレータは帰還接続された複数のゲート回路を有し前記ゲート回路のバイアスに応じて発振周波数が可変にされる。周波数検知回路は前記リングオシレータの発振周波数を電圧レベルに変換し、前記電圧レベルと基準入力電圧との比較結果を生成する。前記バイアス回路は前記比較結果に基づいて前記ゲート回路のバイアスを調整する。

上記した手段によれば、発振周波数そのものを評価し、その評価結果に基づいて発振周波数を調整するフィードバック制御を行うことができるので、リングオシレータの発振周波数が変動しても常にそれに追随して自動的にバイアス調整が行われ、発振周波数の変動を抑制することができる。

一つの具体的な形態として、前記周波数検知回路は、リングオシレータの発振パルス周期に対応する時間幅で容量（Ｃ１）の充電を行なって、前記リングオシレータの発振パルス周期に応じた電圧を生成し、該電圧と比較基準電圧（ＶＲＥＦ）との電圧比較によって周波数弁別を行う。目的周波数に達しているか否かに応じた２値データに基づいてフィードバック制御を簡単に行うことができる。

別の具体的な形態として、前記周波数検知回路は、リングオシレータの発振パルス周期を分周する分周器（４１）を有し、前記分周器の出力パルス周期の時間幅で容量の充電を行なって、前記リングオシレータの発振パルス周期に応じた電圧を生成し、該電圧と比較基準電圧との電圧比較によって周波数弁別を行う。周波数検知回路及びバイアス回路の動作周波数を低くすることができ、周波数検知回路の動作マージンの確保及びそれによる周波数弁別精度確保を図ることができ、さらに低消費電力にすることができる。

このとき、前記バイアス回路は、前記周波数検知回路による前記電圧比較結果が反転する毎にその比較結果に従って一定期間だけゲート回路のバイアス調整動作を可能にするワンショットパルス生成回路（２０）を有する。前記分周器を介在させることによってリングオシレータのバイアス調整動作周期が長くなっても、フィードバック制御の収束時間が長くなり過ぎないようにすることができる。

別の具体的な形態として、前記周波数検知回路は、一端をグラウンドに接続した容量（Ｃ１）と、電流源（Ｉ１）と、前記電流源と前記容量の他端との間に接続した第１のスイッチング素子（Ｓ１）と、前記第１のスイッチング素子と前記容量との接続点とグラウンドとの間に接続した第２のスイッチング素子（Ｓ２）と、前記第１のスイッチング素子と前記容量との接続点の電圧と比較基準電圧との電圧比較を行う比較器（Ａ１）と、前記比較器の電圧比較結果をラッチするラッチ回路（５）とを有する。２値の電圧比較結果を容易に得ることできる。

このとき、前記バイアス回路は、容量（Ｃ２）と、前記容量を充電する第１の電流源（Ｉ２）と、前記容量を放電する第２の電流源（Ｉ３）と、前記第１の電流源と前記容量との間に接続した第３のスイッチング素子（Ｓ３）と、前記第２の電流源と前記容量との間に接続した第４のスイッチング素子（Ｓ４）とを具備し、周波数検知回路の出力に応じて前記第３のスイッチング素子と第４のスイッチング素子を排他的にスイッチ制御し、前記容量の充電電圧に応じたバイアス出力を行う。２値の電圧比較結果に基づいてバイアス出力を容易に得ることができる。

また、前記バイアス回路は、容量（Ｃ２）と、前記容量を充電する第１及び第３の電流源（Ｉ２，Ｉ４）と、前記容量を放電する第２の電流源（Ｉ３）と、前記第１の電流源と前記容量との間に接続した第３のスイッチング素子（Ｓ３）と、前記第２の電流源と前記容量との間に接続した第４のスイッチング素子（Ｓ４）と、前記第３の電流源と前記容量との間に接続した第５のスイッチング素子（Ｓ５）とを具備し、前記第５のスイッチング素子は、周波数検知回路の出力に応じて前記第４のスイッチング素子が最初にオン制御されるまで動作するように制御し、その後は前記第３のスイッチング素子と第４のスイッチング素子を排他的にスイッチ制御して、前記容量の充電電圧に応じたバイアス出力を行う。発振動作の開始時には即座に周波数を目的周波数近傍まで遷移させることができ、その後はオーバーシュート及びアンダーシュートを小さくしてフィードバック制御が可能になる。

別の具体的な形態として、前記バイアス回路は、電流源（Ｉ６）と、容量（Ｃ４）と、差動アンプ（Ａ４）と、前記差動アンプのマイナス入力端子と出力端子との間に接続する積分容量（Ｃ３）と、を具備し、周波数検知回路からの出力に応じて、前記容量の充電電荷に相当する電荷を前記積分容量へ加算または減算させ、前記差動アンプ出力電圧に応じたバイアス出力を行う。

別の具体的な形態として、前記リングオシレータは、バイアス調整端子を有し複数の全差動型アンプ（Ｇ１〜Ｇ４）を有する。相互に、前段の全差動型アンプの入力差動対を構成する反転入力ＭＯＳトランジスタ（ＭＧ４）のドレインと、非反転入力ＭＯＳトランジスタ（ＭＧ３）のドレインは、後段の全差動型アンプの入力差動対を構成する非反転入力ＭＯＳトランジスタのゲートと、反転入力ＭＯＳトランジスタのゲートに結合される。前記リングオシレータの発振出力は、前記全差動型アンプの入力差動対を構成するＭＯＳトランジスタの各ソース共通接続点（ｃｓ）から取り出される。入力差動対を構成するＭＯＳトランジスタのゲート入力信号の周波数は入力差動対を構成するＭＯＳトランジスタの共通ソースの周波数に対して１／２になる。従って、リングオシレータの動作周波数をリングオシレータの出力パルス周波数の１／２にすることができるから、低消費電力に寄与する。

更に具体的な形態として、前記全差動型アンプは、バイアス調整端子と、第１の入力端子（ｉｎｐ）と、第２の入力端子（ｉｎｎ）と、前記第１の入力端子にゲートを接続したＭＯＳトランジスタのドレインである第１の出力端子（ｏｕｔｐ）と、前記第２の入力端子にゲートを接続したＭＯＳトランジスタのドレインである第２の出力端子（ｏｕｔｎ）と、前記各ＭＯＳトランジスタのソースを共通接続したコモンソース端子（ｃｓ）と、を有する。前記リングオシレータは第１乃至第４の全差動型アンプを有する。第１の全差動型アンプの第１、第２の出力を、第２の全差動型アンプの第２、第１の入力端子へそれぞれ接続し、第２の全差動型アンプの第１、第２の出力を、第３の全差動型アンプの第２、第１の入力端子へそれぞれ接続し、第３の全差動型アンプの第１、第２の出力を、第４の全差動型アンプの第２、第１の入力端子へそれぞれ接続し、第４の全差動型アンプの第１、第２の出力を、前記第１の全差動型アンプの第１、第２の入力端子へそれぞれ接続する。第２と第４の全差動アンプ間、若しくは第１と第３の全差動アンプ間のコモンソース端子同士をコンパレータで比較し、そのコンパレータ出力を発振出力とする。

更に別の具体的な形態として、振動子を用いて発振動作可能な振動子発振回路（１３０Ｂ）と、前記発振回路の出力に基づいて生成されるクロック信号又は前記振動子発振回路の出力に基づいて生成されるクロック信号を選択するクロック選択回路（１４３）と、前記クロック選択回路で選択されたクロック信号を動作基準クロック信号として用いる内部回路（１１２）とを有する。動作基準クロックに自己発振クロック又は振動子発振クロックの何れも選択可能になる。

例えば、前記クロック選択回路は、前記振動子発振回路に振動子が接続されているとき当該振動子発振回路の出力を選択し、前記振動子発振回路に振動子が接続されていないとき前記発振回路の出力を選択する。また、前記クロック選択回路は、書換え可能なレジスタ（ＲＥＧ）の設定値に従って前記発振回路の出力又は前記振動子発振回路の出力を選択する。また、前記発振回路の出力に基づいて生成されるクロック信号を外部に出力するための外部端子（ＥＸＰＬＳ）を有する。自己発振クロックを外部で同期クロックとして利用することも可能になる。

２．実施の形態の詳細
実施の形態について更に詳述する。

《実施形態１》
図１には本発明に係る発振回路のブロック図が例示される。発振回路は、発振出力端子ＯＵＴに出力を接続したリングオシレータ回路１と、リファレンス入力端子ＶＲＥＦを有し、上記リングオシレータ回路１の出力を入力する周波数検知回路３と、周波数検知回路３の出力を入力し、そのバイアス出力を上記リングオシレータ回路１に供給するバイアス回路２と、から構成される。

図２には周波数検知回路３及びバイアス回路２の具体的回路構成が例示される。

図２に例示される発振回路１００において、周波数検知回路３は、電源ＶＣＣに接続した電流源Ｉ１と、電流源Ｉ１とノードｎ４との間に接続したスイッチング素子Ｓ１と、ノードｎ４とグラウンドとの間に接続したスイッチング素子Ｓ２とを有する。さらに、ノードｎ４とグラウンドとの間に接続した容量Ｃ１と、ノードｎ４にプラス入力端子を、リファレンス入力端子ＶＲＥＦにマイナス入力端子をそれぞれ接続したコンパレータＡ１と、コンパレータＡ１の出力信号をノードｎ２の制御信号によりラッチし、ノードｎ６に出力するラッチ回路５とを有する。上記リングオシレータ回路１の発振出力ＯＵＴを受け、上記スイッチング素子Ｓ１、Ｓ２の制御信号をノードｎ１、ｎ３に、また上記ラッチ回路５の制御信号をノードｎ２にそれぞれ送出する制御論理回路４を備える。

バイアス回路２は、電源ＶＣＣに接続した電流源Ｉ２と、電流源Ｉ２とノードｎ７との間に接続したスイッチング素子Ｓ３と、グラウンドに接続した電流源Ｉ３と、電流源Ｉ３とノードｎ７との間に接続したスイッチング素子Ｓ４とを有する。更に、ノードｎ７とグラウンドとの間に接続した容量Ｃ２と、ゲートをノードｎ７に、ドレインを第１のバイアス出力ノードｎ８にそれぞれ接続したＮＭＯＳトランジスタＭ１と、ＮＭＯＳトランジスタＭ１のソースとグラウンドとの間に接続した抵抗Ｒ１を有する。ソースを電源ＶＣＣに接続し、ドレイン及びゲートを上記第１のバイアス出力ノードｎ８に共通接続したＰＭＯＳトランジスタＭ２と、ソースを電源ＶＣＣに、ドレインを第２のバイアス出力ノードｎ９に、ゲートを上記第１のバイアス出力ノードｎ８にそれぞれ接続したＰＭＯＳトランジスタＭ３と、ソースをグラウンドに接続し、ドレイン及びゲートを上記第２のバイアス出力ノードｎ９に共通接続したＮＭＯＳトランジスタＭ４とを備える。

リングオシレータ回路１は、印加されるバイアス電圧、若しくは其れによって流れるバイアス電流に応じて発振周波数が可変にされる回路である。ここではその詳細は図示を省略するが、図２６で示した構成或いは後述する図８に示す構成等を採用することができる。尚、図８に示す構成をとった場合は、バイアス回路２の第２のバイアス出力ノードｎ９は不要である。

図３には図２の発振回路の動作タイミング波形が例示される。周波数検知回路３において、リングオシレータ回路１の発振出力を受け制御論理回路４は、図３に示すタイミングでノードｎ１、ｎ２、ｎ３へ信号を送出するものとする。

まずノードｎ１がローレベル（Ｌｏｗ）期間中、スイッチング素子Ｓ１がオン状態（ＯＮ状態）となり、またこのときノードｎ３はＬｏｗであるためスイッチング素子Ｓ２はオフ状態（ＯＦＦ状態）であり、よって電流源Ｉ１からスイッチング素子Ｓ１を介してノードｎ４に接続した容量Ｃ１が充電される。電流源Ｉ１が定電流源であればノードｎ４の電位は、図３に示すようにノードｎ１のＬｏｗ期間、つまりリングオシレータ回路１の発振出力１周期の間、直線的に上昇する。そしてノードｎ１がＨｉｇｈに反転した時点で、スイッチング素子Ｓ１がＯＦＦし容量Ｃ１の充電が停止、ノードｎ４の電位は一定となる。このときのノードｎ４の電位をＶＴ１とする。

次いで、ノードｎ２のハイレベル（Ｈｉｇｈ）反転によりコンパレータＡ１が起動され、上記ノードｎ４の電位ＶＴ１と、リファレンス入力端子ＶＲＥＦへ印加される比較基準電圧ＶＦとの電圧比較を行い、その比較結果出力をラッチ回路５へ送出する。ラッチ回路５は、ノードｎ２のＬｏｗ反転エッジで上記比較結果をラッチし、次のノードｎ２のＬｏｗ反転タイミングまでラッチデータを保持する。

いま、発振周期Ｔ１が、所定の発振周期よりも長かった場合、上記容量Ｃ１の充電期間が長くなるため、ノードｎ４の到達電圧ＶＴ１は上記比較基準電圧ＶＦを上回ることとなる。そのため上記コンパレータＡ１の比較出力、つまりノードｎ５はＨｉｇｈとなり、ラッチ回路５は、制御ノードｎ２のＬｏｗ反転エッジでノードｎ５の反転極性、つまりＬｏｗをノードｎ６に確定する。なお、上記各部信号極性については、説明の便宜上のものであり、これに限定されるものではない。

ラッチ回路５の出力、すなわち周波数検知回路３の出力ノードｎ６がＬｏｗとなると、これを受けてバイアス回路２内のスイッチング素子Ｓ３がＯＮ、スイッチング素子Ｓ４がＯＦＦ状態となり、電流源Ｉ２からスイッチング素子Ｓ３を介してノードｎ７に接続した容量Ｃ２が充電される。これにより、ノードｎ７の電位はノードｎ６がＬｏｗ期間の間上昇し、これに伴ってＮＭＯＳトランジスタＭ１のドレイン電流も増加することになる。そのＮＭＯＳトランジスタＭ１のドレイン電流増加はＰＭＯＳトランジスタＭ２へ、またＰＭＯＳトランジスタＭ２とカレントミラーを構成しているＰＭＯＳトランジスタＭ３へ、さらにＮＭＯＳトランジスタＭ４へと伝達される。これらの電流増加は第１のバイアス出力ノードｎ８、及び第２のバイアス出力ノードｎ９を介してリングオシレータ回路１へ伝達され、リングオシレータ回路１を構成する定電流型インバータ等のバイアス電流を増加させ、その発振周波数を増加させる。

上記の如く、周波数検知回路３の出力ノードｎ６がＬｏｗ期間中、発振周波数が増加する方向に制御が行なわれた結果、次の周期Ｔ２において、所定の周波数を超えたとすると、周期Ｔ２の期間は上記Ｔ１の期間よりも短くなり、ノードｎ４の充電電圧ＶＴ２は比較基準電圧ＶＦを下回ることになる。よって前記周期Ｔ１の期間とは逆に、コンパレータＡ１はノードｎ５にＬｏｗ、ラッチ回路５はノードｎ６にＨｉｇｈをそれぞれ出力する。これを受けてバイアス回路２内のスイッチング素子Ｓ３がＯＦＦ、スイッチング素子Ｓ４がＯＮ状態となり、電流源Ｉ３によってスイッチング素子Ｓ４を介し容量Ｃ２の放電が行われ、ノードｎ７の電位が低下する。これにより、ＮＭＯＳトランジスタＭ１のドレイン電流が減少し、それに伴ってリングオシレータ回路１のバイアス電流は減少することとなり、発振周波数は低下する。

次の容量Ｃ１の充電タイミングでは、上記発振周波数低下を受けて、再び発振周波数を上昇する方向の制御が行われることとなる。すなわち、常時発振周波数を監視して、所定の発振周波数へ引き戻すフィードバック制御を行なっていることになる。ここで、バイアス回路２内のノードｎ７の電位変化を小さくすれば、上記発振周波数の増加、減少量も小さくすることができ、発振周波数の精度を向上させることができる。また、周波数検知回路３におけるリファレンス入力端子ＶＲＥＦへ入力する比較基準電圧ＶＦ、及び電流源Ｉ１を、ＢＧＲ（バンド・ギャップ・リファレンス）回路出力など、温度、電源電圧変動に対して一定な基準電圧源を用いて供給すれば、周波数検知回路３の周波数弁別精度が確保でき、高精度な発振周波数設定が可能となる。なお、マイコンなど同一チップ上にＢＧＲ回路を内蔵することは通常行われており、その基準出力を利用することは容易である。

図９には制御論理回路４の更に詳細な論理構成が例示される。図１０には図９のノードａ，ｂの波形を含めて発振回路１０の動作タイミングが例示される。図９において４０は分周機能を用いたタイミング生成回路であり、ｒｅｓｅｔはリセット信号である。図１１には周波数検知回路３の更に詳細な回路構成が例示される。

図２の発振回路によれば、周波数検知回路３を設けたことにより、リングオシレータ回路１の発振周波数を検知して発振周波数そのものをフィードバック制御することが可能となるため、発振周波数変動が抑制され、高精度発振を可能とする発振回路を得ることができる。特にリングオシレータ回路１の電源電圧を制御する必要がないため、低電圧動作対応に有利な発振回路を得ることができる。

《実施形態２》
図４には本発明に係る発振回路の別の例が示される。図４の発振回路１００Ａは図２の発振回路１００とは周波数検知回路３Ａの構成が相違される。図４において周波数検知回路３Ａ内の電流源Ｉ１は、リファレンス入力端子ＶＴＥＭＰをマイナス入力端子（−）に、ノードｎ１０をプラス入力端子（＋）にそれぞれ接続し、ノードｎ１１に出力を接続した差動アンプＡ２を有する。ノードｎ１０とグラウンドとの間に接続した抵抗Ｒ２と、ソースを電源ＶＣＣに、ドレインをノードｎ１０に、ゲートをノードｎ１１にそれぞれ接続したＰＭＯＳトランジスタＭ５と、ソースを電源ＶＣＣに、ゲートをノードｎ１１にそれぞれ接続したＰＭＯＳトランジスタＭ６とを更に備える。上記ＰＭＯＳトランジスタＭ６のドレインが電流出力端子となっている。

電流源Ｉ１の構成以外は、前記図２の周波数検知回路３と同様の構成であり、その詳細な説明は省略する。

図４の発振回路１００Ａの動作を説明する。周波数検知回路３Ａの基本的な動作は図２の場合と同様であり、ここでは特に電流源Ｉ１について説明する。

差動アンプＡ２により、ノードｎ１０の電位はリファレンス入力端子ＶＴＥＭＰに等しくなるようにフィードバック制御される。よってリファレンス入力端子ＶＴＥＭＰへ定電圧VTFを入力すると、抵抗Ｒ２によって決まる定電流ＩＲ２（＝ＶＴＦ／Ｒ２）を、ＰＭＯＳトランジスタＭ５が供給し、ＰＭＯＳトランジスタＭ５とカレントミラーを構成するＰＭＯＳトランジスタＭ６側へも伝達され、スイッチング素子Ｓ１を介して容量Ｃ１の充電電流に供される。

当該定電流ＩＲ２は、図２で説明したように、発振周期の１サイクル期間での容量Ｃ１の充電電圧を決定するものであり、発振周波数の弁別精度を左右する。そのため、その定電流ＩＲ２を決定する抵抗Ｒ２についても精度が要求される。

半導体集積回路上に形成される抵抗の絶対値精度は±数十％程度が一般的であり、この製造ばらつきについてはトリミングなどの対応策で回避することは可能である。しかし、温度変動についてはトリミングでの対応は不可能であり、この温度変動による周波数検知回路の精度劣化への対応として、ここでは比較基準用のリファレンス入力端子ＶＲＥＦとは別にリファレンス入力端子ＶＴＥＭＰを設けている。

比較基準用のリファレンス入力端子ＶＲＥＦは、周波数判定の比較基準であるから温度変動に対しても一定の基準電圧を必要とする。一方、リファレンス入力端子ＶＴＥＭＰについては、抵抗Ｒ２の温度係数を打ち消す方向の温度係数を有する基準電圧を印加することで、定電流ＩＲ２の変動を抑制し、発振周波数精度の劣化を防止しようとするものである。

上記の温度係数を有する基準電圧もＢＧＲ回路から容易に得ることが可能である。一般にＢＧＲ回路出力電圧の生成機構は、接合面積の異なるダイオード間に同一の電流バイアスを与えたとき、それらダイオード間の順電圧降下差分が正の温度係数を有することを利用し、前記順電圧降下差分に応じた電流を取り出して（これも正の温度係数を有する）、前記電流を抵抗とダイオードの直列回路に流し、その抵抗の電位降下（正の温度係数）と、ダイオード順電圧降下（負の温度係数）との合成電圧を出力電圧として取り出すものである。例えば図１２に例示されるように、前記抵抗を何本かの単位抵抗に分割し、その単位抵抗を直列接続した構成として各接続点からの出力タップを設け、これを選択できるようにしておけば、温度に対して一定な基準電圧も、また正または負の温度係数を有する基準電圧も同時に取り出すことが可能である。

図４の発振回路１００Ａによれば、前記図２の発振回路１００と同様の効果に加え、周波数検知回路３における電流源Ｉ１の温度変動を抑制することとができ、さらなる発振周波数精度の向上を図ること可能になる。

《実施形態３》
図５には発振回路の第３の例が示される。図５の発振回路１００Ｂは図２の発振回路１００とはバイアス回路２Ａの構成が相違される。図５において、バイアス回路２Ａは、電流源Ｉ２〜Ｉ５、スイッチ素子Ｓ３〜Ｓ６、制御論理回路６、差動アンプＡ３、容量Ｃ２、ＮＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ４、抵抗Ｒ１、ＰＭＯＳトランジスタＭ２、及びＰＭＯＳトランジスタＭ３を有する。電流源Ｉ２は電源ＶＣＣに接続される。スイッチング素子Ｓ３は電流源Ｉ２とノードｎ７との間に接続される。電流源Ｉ３はグラウンドに接続される。スイッチング素子Ｓ４は電流源Ｉ３とノードｎ７との間に接続される。電流源Ｉ４は電源ＶＣＣに接続される。スイッチング素子Ｓ５は電流源Ｉ４とノードｎ７との間に接続される。電流源Ｉ５はグラウンドに接続される。スイッチング素子Ｓ６は電流源Ｉ５とノードｎ７との間に接続される。制御論理回路６は上記各スイッチング素子Ｓ３〜Ｓ６を制御する。差動アンプＡ３はプラス入力端子がリファレンス入力端子ＶＩＮＩＴに接続され、マイナス入力端子及び出力端子がノードｎ７に共通接続される。容量Ｃ２はノードｎ７とグラウンドとの間に接続される。ＮＭＯＳトランジスタＭ１はゲートがノードｎ７に、ドレインが第１のバイアス出力ノードｎ８にそれぞれ接続される。抵抗Ｒ１はＮＭＯＳトランジスタＭ１のソースとグラウンドとの間に接続される。ＰＭＯＳトランジスタＭ２はソースが電源ＶＣＣに接続され、ドレイン及びゲートが上記第１のバイアス出力ノードｎ８に共通接続される。ＰＭＯＳトランジスタＭ３はソースが電源ＶＣＣに、ドレインが第２のバイアス出力ノードｎ９に、ゲートが上記第１のバイアス出力ノードｎ８にそれぞれ接続される。ＮＭＯＳトランジスタＭ４はソースがグラウンドに接続され、ドレイン及びゲートが上記第２のバイアス出力ノードｎ９に共通接続される。周波数検知回路３、リングオシレータ回路１については他の発振回路の例と同様の構成を備えればよく、その詳細な説明は省略する。

発振回路１００Ｂの動作について以下説明する。図２、図４の発振回路の例では、例えば電源ＶＣＣが投入され、発振回路が起動された直後は、バイアス回路２内のノードｎ７等がまだグラウンド電位に近い状態にあり、リングオシレータ回路１も低バイアス状態で、所望の発振周波数よりかなり低い周波数での発振状態であると考えらえる。その状態から所望の発振周波数に到達する時間、所謂発振安定時間は、上記バイアス回路２内のノードｎ７が如何に早く所定の電位に到達するかに掛かっている。当然発振安定時間は短いことが望ましいが、そのためには電流源Ｉ２の電流値を大きくするか、または容量Ｃ２の値を小さくして、容量Ｃ２の充電時定数を短縮することになる。一方、そのことはノードｎ７の電位変化率を大きくすることになるため、ノードｎ７が所定電位に到達した後も、ノードｎ７の電位変動幅が大きくなり、フィードバック制御の一巡ループ期間での周波数変動量を増大させ、結局周波数精度を劣化させてしまうことになる。

図５の例においては、以下の動作シーケンスを取ることで、精度が劣化することなく発振安定時間を短縮することができる。

発振回路起動時、まず差動アンプＡ３により、リファレンス入力端子ＶＩＮＩＴの電位をノードｎ７に印加し、所定の発振周波数よりは若干低い発振周波数が得られるバイアスを設定する。発振周波数はまだ所定の周波数より低いため、周波数検知回路３はノードｎ６にＨｉｇｈを出し続ける。ノードｎ６がＨｉｇｈである限り、制御論理回路６はスイッチング素子Ｓ３と同時にスイッチング素子Ｓ５もＯＮ状態に制御することで、電流源Ｉ２に加え電流源Ｉ４も重畳させることで急速な容量Ｃ２の充電を行い、ノードｎ７の電位上昇を早める。なお、ここで上記差動アンプＡ３は、発振起動時にワンショット動作するように制御されるものとする。

ノードｎ７が所定電位に到達し、発振周波数も所定値を超えると、周波数検知回路３はノードｎ６をＬｏｗに反転する。これを受けて制御論理回路６はそれ以降スイッチング素子Ｓ５を停止状態に固定するとともに、前記第１の実施例と同様のスイッチング素子Ｓ３、S４による制御を行う。

上記動作においては、図５に記載しているスイッチング素子Ｓ６及び電流源Ｉ５は不要となるが、これは上記の動作において、発振周波数が初めて所定値を超え、ノードｎ６がＬｏｗ反転したとき、その直前まで容量Ｃ２の急速な充電が行われていることから、ノードｎ７のオーバーシュート量も大きいことも考えられる。そのため、次にノードｎ６がＨｉｇｈ反転するまでの間、電流源Ｉ５を重畳することによってノードｎ７の所定電位への収束を早めたい場合、スイッチング素子Ｓ６及び電流源Ｉ５を使用する。

また図５に示した差動アンプＡ３についても、ノードｎ７の初期電位がグラウンド電位でも構わない場合は、不要となる。

図１３にはバイアス回路２Ａの更に詳細な回路構成が例示される。

図５の発振回路１００Ｂによれば、図２の発振回路の効果に加え、発振起動から所定の発振周波数が得られるまでの発振安定時間を短縮可能な発振回路を得ることができる。

《実施形態４》
図６には発振回路の第４の例が示される。図６の発振回路１００Ｃは図５の発振回路１００Ｂとはバイアス回路２Ｂの構成が相違される。図６において、バイアス回路２Ｂは、電流源Ｉ６、スイッチング素子Ｓ７〜Ｓ１２、制御論理回路７、容量Ｃ４、容量Ｃ３、差動アンプＡ４、ＮＭＯＳトランジスタＭ１、抵抗Ｒ１、ＰＭＯＳトランジスタＭ２、ＰＭＯＳトランジスタＭ３、及びＮＭＯＳトランジスタＭ４を有する。電流源Ｉ６は電源ＶＣＣに接続される。スイッチング素子Ｓ７は電流源Ｉ６とノードｎ１７との間に接続される。スイッチング素子Ｓ８及びＳ９はノードｎ１８とリファレンス入力端子ＶＲＥＦ０との間に接続される。スイッチング素子Ｓ１０はノードｎ１７とノードｎ１９との間に接続される。スイッチング素子Ｓ１１はノードｎ１７とリファレンス入力端子ＶＲＥＦ０との間に接続される。スイッチング素子Ｓ１２はノードｎ１８とノードｎ１９との間に接続される。制御論理回路７は上記各スイッチング素子を制御する。容量Ｃ４はノードｎ１７とノードｎ１８との間に接続される。容量Ｃ３はノードｎ１９とノードｎ７との間に接続される。差動アンプＡ４はプラス入力端子がリファレンス入力端子ＶＲＥＦ０に、マイナス入力端子がノードｎ１９に、出力端子がノードｎ７にそれぞれ接続される。ＮＭＯＳトランジスタＭ１はゲートがノードｎ７に、ドレインが第１のバイアス出力ノードｎ８にそれぞれ接続される。抵抗Ｒ１はＮＭＯＳトランジスタＭ１のソースとグラウンドとの間に接続される。ＰＭＯＳトランジスタＭ２はソースが電源ＶＣＣに接続され、ドレイン及びゲートが上記第１のバイアス出力ノードｎ８に共通接続される。ＰＭＯＳトランジスタＭ３はソースが電源ＶＣＣに、ドレインが第２のバイアス出力ノードｎ９に、ゲートが上記第１のバイアス出力ノードｎ８にそれぞれ接続される。ＮＭＯＳトランジスタＭ４はソースがグラウンドに接続され、ドレイン及びゲートが上記第２のバイアス出力ノードｎ９に共通接続される。その他、周波数検知回路３、リングオシレータ回路１については他の例と同様に構成され、その詳細な説明は省略する。

図７には図６の発振回路１００Ｃの動作タイミング波形が示される。図７の動作タイミング波形において、ノードｎ６までの波形は図２の発振回路の場合と同様である。また、制御論理回路７の各出力ノードは次のように制御されるものとする。スイッチング素子Ｓ７、Ｓ８を制御するノードｎ１４は、周波数検知回路３内ノードｎ１の反転極性で発振周期１サイクル毎にＨｉｇｈ／Ｌｏｗ反転、またスイッチング素子Ｓ９、Ｓ１０を制御するノードｎ１５は、上記ノードｎ１４のＬｏｗ期間中にノードｎ６の信号極性と逆極性の信号、また、スイッチング素子Ｓ１１、Ｓ１２を制御するノードｎ１６は、上記ノードｎ１４のＬｏｗ期間中にノードｎ６の信号極性と同極性の信号、をそれぞれ出力する。尚、ここで、各スイッチング素子は上記各制御信号ノードがＨｉｇｈでＯＮ状態、ＬｏｗでＯＦＦ状態にとなるものとする。

図７において周期Ｔ１の直前、ノードｎ１４がＨｉｇｈ状態のとき、スイッチング素子Ｓ７、Ｓ８がＯＮし、容量Ｃ４が電流源Ｉ６から充電される。次いで周期Ｔ１でノードｎ１４がＬｏｗになると、このときのノードｎ６のＨｉｇｈを受けてノードｎ１５はＬｏｗ、ノードｎ１６がＨｉｇｈとなってスイッチング素子Ｓ１１、Ｓ１２がＯＮする。このときノードｎ１７はスイッチング素子Ｓ１１によってリファレンス入力端子ＶＲＥＦ０の電位となり、またノードｎ１８もスイッチング素子Ｓ１２によってノードｎ１９、つまり差動アンプA4のマイナス入力端子に接続される。このとき容量Ｃ３からの電荷移動が無ければ、ノードｎ１９電位が低下することになるが、差動アンプＡ４の動作によりノードｎ７電位が上昇してノードｎ１９の電位はリファレンス入力端子ＶＲＥＦ０と同電位に制御される。このとき容量Ｃ４の両端電位差はゼロとなり放電状態となる。

次いでノードｎ１４がＨｉｇｈに反転しても、そのときノードｎ１５、ｎ１６はＬｏｗ状態のため、スイッチング素子Ｓ１０、Ｓ１２は共にＯＦＦ状態を維持する。このため、上記ノードｎ７の上昇した電位はそのまま維持され、またスイッチング素子Ｓ７、Ｓ８のＯＮにより再び容量Ｃ４の充電が行われる。この期間中、ノードｎ７は上記で上昇した一定電位に保持されるため、リングオシレータ回路１へのバイアスも一定となり、当該バイアスに見合う発振周波数に到達すればそのままの周波数が維持されることになる。

引き続いてノードｎ１４がＬｏｗに反転し、そのときのノード６がＬｏｗ出力であった場合、ノードｎ１５はＨｉｇｈ、ノードｎ１６がLowとなってスイッチング素子Ｓ９、Ｓ１０がＯＮする。このときノードｎ１７はスイッチング素子Ｓ１０によってノードｎ１９、つまり差動アンプA4のマイナス入力端子に接続され、やはり差動アンプＡ４の動作により、リファレンス入力端子ＶＲＥＦ０と同電位となるようにノードｎ７の電位が低下する。このとき容量Ｃ４の両端電位差はゼロとなり容量Ｃ４は放電状態となる。

次いでノードｎ１４がＨｉｇｈに反転しても、前回同様ノードｎ１５、ｎ１６はＬｏｗ状態のため、スイッチング素子Ｓ１０、Ｓ１２は共にＯＦＦ状態に置かれ、上記ノードｎ７の低下した電位はそのまま維持される。

図１４にはバイアス回路２Ｂの更に詳細な回路構成が例示される。

図６の発振回路１００Ｃによれば、発振周波数のフィードバック制御における一巡ループ期間中のリングオシレータバイアスを一定に保つことが可能となるため、前記他の例に比べ、発振周波数ゆらぎをより低減した発振回路を得ることができる。

《実施形態５》
図８には発振回路の第５の例が示される。図８ではリングオシレータ１の詳細な一例が示されると共に、これに適用されるバイアス回路２Ｃが例示される。

図８において、リングオシレータ回路１は、ＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ８〜Ｍ９、第１乃至第４の差動アンプＧ１〜Ｇ４、及びコンパレータＡ５から成る。ＰＭＯＳトランジスタＭ７はソースが電源ＶＣＣに、ドレインがノードｎ２０に、ゲートがノードｎ８にそれぞれ接続される。ＮＭＯＳトランジスタＭ８はドレイン及びゲートがノードｎ２０に共通接続される。ＮＭＯＳトランジスタＭ９はソースがグラウンドに、ドレインが上記ＮＭＯＳトランジスタＭ８のソースに、ゲートがバイアス端子ＶＢＩＡＳにそれぞれ接続される。コンパレータＡ５は前記第２、第４の差動アンプＧ２，Ｇ４内のノードｃｓ同士を比較し、その出力がリングオシレータ回路１の発振出力ＯＵＴに接続される。

上記第１、第２、第３、第４の差動アンプＧ１、Ｇ２、Ｇ３、Ｇ４は、いずれも同様の構成であり、ＰＭＯＳトランジスタＭＧ１〜ＭＧ２及びＮＭＯＳトランジスタＭＧ３〜ＭＧ７から成る。

ＰＭＯＳトランジスタＭＧ１はソースが電源ＶＣＣに、ドレインが出力端子ｏｕｔｐに、ゲートがノードｎ８にそれぞれ接続される。ＰＭＯＳトランジスタＭＧ２はソースが電源ＶＣＣに、ドレインが出力端子ｏｕｔｎに、ゲートがノードｎ８にそれぞれ接続される。ＮＭＯＳトランジスタＭＧ３はドレインが出力端子ｏｕｔｐに、ソースがノードｃｓに、ゲートが入力端子ｉｎｐにそれぞれ接続される。ＮＭＯＳトランジスタＭＧ４はドレインが出力端子ｏｕｔnに、ソースがノードｃｓに、ゲートが入力端子ｉｎｎにそれぞれ接続される。ＮＭＯＳトランジスタＭＧ５はドレインがノードｃｓに、ゲートがノードｎ２０にそれぞれ接続される。ＮＭＯＳトランジスタＭＧ６はドレインが前記ＮＭＯＳトランジスタＭＧ５のソースに、ソースがグラウンドに、ゲートが出力端子ｏｕｔｐにそれぞれ接続される。ＮＭＯＳトランジスタＭＧ７はドレインが前記ＮＭＯＳトランジスタＭＧ５のソースに、ソースがグラウンドに、ゲートが出力端子ｏｕｔｎにそれぞれ接続される。

第１の差動アンプＧ１の出力端子ｏｕｔｐ、ｏｕｔｎは、次段の第２の差動アンプＧ２の入力端子ｉｎｎ、ｉｎｐに各々接続される。同様の接続関係で第２の差動アンプＧ２と第３の差動アンプＧ３との間、第３の差動アンプＧ３と第４の差動アンプＧ４間が接続され、第４の差動アンプＧ４の出力端子ｏｕｔｐ、ｏｕｔｎが、第１の差動アンプＧ１の入力端子ｉｎｐ、ｉｎｎに各々接続される。なお、各差動アンプ内ＮＭＯＳトランジスタＭＧ６、ＭＧ７と、上記ＰＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ８、Ｍ９とはコモン・モード・フィードバック回路を構成しており、バイアス端子ＶＢＩＡＳによって各差動アンプの出力平均電圧を調整することができる。

なお、周波数検知回路３、バイアス回路２は他の例と同様に構成され、その詳細な説明は省略する。

図８の発振回路１００Ｄにおいても、バイアス回路２Ｃからのバイアス出力ノードｎ８によって、リングオシレータ１を構成する各差動アンプＧ１〜Ｇ４のバイアス調整が行われ、それによって発振周波数の調整が可能である。

この発振回路１００Ｄでは、各差動アンプＧ１〜Ｇ４内の差動対共通ソースノードｃｓが、各出力ノードｏｕｔｐ、ｏｕｔｎの１／２周期で電位が変動することを利用して、リングオシレータ１自体の発振周波数を１／２に低減して消費電流低減を図ることができる。また差動アンプ段数を４段とすることで、発振波形の位相が１８０°ずれる第２差動アンプＧ２と第４差動アンプＧ４（または第１差動アンプＧ１と第３差動アンプＧ３）の差動アンプ内ノードｃｓ同士をコンパレータＡ５で比較することが可能であり、これにより５０％デューティ（ｄｕｔｙ）の理想値に近い発振波形を容易に得ることができる。もちろん他の段数でも同様の効果を得ることは可能であり、４段の構成に限定されるものではない。

図８の例によれば、他の例の効果に加え、低消費電流化に有利な発振回路を得ることができる。また同時にデューティ５０％に近い発振パルスを得る発振回路を得ることができる。

以上説明した発振回路は、高精度な発振周波数を得ることができるので、水晶発振子やセラミック発振子、またそれに付随する安定化容量等の外付け部品を用いずなくてもすみ、システム全体の組立てコストや信頼性向上を図ることが可能となる。マイコンなど、発振回路を内蔵する半導体集積回路全般に用いるに好適な発振回路となる。

《実施形態６》
図１５には発振周波数検知回路における別の制御論理回路４Ａが例示される。図９との相違点は、タイミング生成回路４の前段に分周回路４１を直列に挿入し、周波数検知回路における比較器Ａ１の比較動作期間及び容量Ｃ１の充放電期間を確保するようにした点が相違される。特に制限されないが、分周回路４１はタイミング生成回路４０の分周機能とほぼ同じ分周機能を持っている。図１６にはタイミング生成回路４０に１段の分周回路４０を直列に挿入した場合の動作タイミング波形が例示される。したがって、発振回路の出力端子ＯＵＴから出力される発振クロック信号ＣＬＫの周波数を、図１０に比べて２倍に高速化することができる。

《実施形態７》
図１７には発振回路の更に別に例が示される。同図に示される発振回路１００Ｅは図２の発振回路１００に対してバイアス回路２Ｄの構成が相違される。バイアス回路２Ｄはノードｎ６に基づくスイッチ素子Ｓ３，Ｓ４の相補動作期間を短縮するためのワンショットパルス発生回路２０を有する。ワンショットパルス発生回路２０は、ナンドゲートＮＡＮＤ１、ノアゲートＮＯＲ１、インバータＩＶ１，ＩＶ２、及び遅延回路ＤＥＬによって構成される。遅延回路ＤＥＬは奇数段にインバータを直列接続して構成される。図１８には発振回路１００Ｅの動作タイミングが示される。ワンショットパルス生成回路２０は、発振周波数検知回路３内のラッチ回路５の出力ｎ６が反転したときのみ、一定期間内でバイアス回路２Ｄ内スイッチＳ３、S４を制御し、当該一定期間経過後はスイッチＳ３，Ｓ４の双方をオフ状態に制御する。前記一定期間は遅延回路ＤＥＬの遅延時間で決まる。これにより、バイアス回路２Ｄ内の容量の充電電圧変化量ΔVn7が抑制される。即ち、１検知サイクルにおけるノードｎ７の変動量及びバイアス出力変動量が抑制され、発振周波数変動（ジッタ）が低減される。特に図１５の構成によって発振周波数高速化を図った場合に、発振周波数検知動作の周期が、発振クロック出力周期に比べて長くなるため、発振回路１００Ｅにおいて発振精度確保の効果は大きくなる。

図１９には発振クロックを利用してバイアス回路の動作期間を制御するようにしたバイアス回路２Ｅが例示される。例えば、図１７のワンショットパルス発生回路２０の遅延回路ＤＥＬに代えて、ナンドゲートＮＡＮＤ１の一方の入力にノードｎ３のクロックを、ノアゲートＮＯＲ１の一方の入力にはノードｎ３のクロックをインバータＩＶ３で反転して供給する。図２０には図１９の発振回路１００Ｆの動作タイミングが例示される。図１９の発振回路１００Ｆによれば、図１７と同様の効果を得ることができ、特に、バイアス回路２Ｅの動作期間の温度・電圧に対するばらつきは発振精度並みに少なくすることができる。

《実施形態８》
図２１にはリングオシレータの別の例が示される。図２２には図２１のリングオシレータの動作波形が例示される。リングオシレータ１Ａ内の各差動アンプＧ１〜Ｇ４のコモンソース信号ｃｓ１〜ｃｓ４を用い、リングオシレータ発振周波数を逓倍して取り出すように構成される。コンパレータＡ５＿１はｃｓ１を非反転入力端子（＋）に、ｃｓ３を反転入力端子（−）に入力してクロック信号ＣＬＫＡを出力する。コンパレータＡ５＿２はｃｓ２を非反転入力端子（＋）に、ｃｓ４を反転入力端子（−）に入力してクロック信号ＣＬＫＢを出力する。コンパレータＡ５＿３はｃｓ３を非反転入力端子（＋）に、ｃｓ１を反転入力端子（−）に入力してクロック信号ＣＬＫＣを出力する。コンパレータＡ５＿４はｃｓ４を非反転入力端子（＋）に、ｃｓ２を反転入力端子（−）に入力してクロック信号ＣＬＫＤを出力する。クロック信号ＣＬＫＡ〜ＣＬＫＤの出力周期はＴ０×１／２とされ、順次Ｔ０×１／８周期ずれる。ＣＬＫＡとＣＬＫＢの論理積信号Ｓ１とＣＬＫＣとＣＬＫＤの論理積信号Ｓ２との論理和としてクロック信号ＣＬＫＥが出力される。ＣＬＫＥの周波数はリングオシレータ発振周波数の４倍になる。要するに、ＣＬＫＥの周期はＴ０×１／４となる。

《実施例９》
図２３には発振回路を搭載した半導体装置としてマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ１１０は、全体の制御を司るＣＰＵ１１２、バスコントローラ（ＢＳＣ）１１３、割込コントローラ（ＩＮＴ）１１４、ＣＰＵ１１２の処理プログラムなどを格納するメモリであるＲＯＭ１１５、ＣＰＵ１１２の作業領域並びにデータの一時記憶用のメモリであるＲＡＭ１１６、タイマ１１７、シリアルコミュニケーションインタフェース（ＳＣＩ）１１８、Ａ／Ｄ変換器１１９、第１乃至第９入出力ポート（ＩＯＰ１〜ＩＯＰ９）１２１〜１２９、クロック発振器（ＣＰＧ）１３０の機能ブロック若しくはモジュールから構成され、公知の半導体集積回路製造技術により１つの半導体基板（半導体チップ）上に形成される。１３１はアドレス、データ、及びバス制御信号などが伝達される内部バスである。

前記シングルチップマイクロコンピュータ１１０は、電源端子として、グランドレベル（Ｖｓｓ）、電源電圧レベル（Ｖｃｃ）、アナロググランドレベル（ＡＶｓｓ）、アナログ電源電圧レベル（ＡＶｃｃ）、の印加端子を有し、更に専用制御端子として、リセット（ＲＥＳ）、スタンバイ（ＳＴＢＹ）、モード制御（ＭＤ０、ＭＤ１）、クロック入力（ＥＸＴＡＬ、ＸＴＡＬ）の各端子を有する。

各入出力ポート１２１〜１２９は、アドレスバス、データバス、バス制御信号あるいはタイマ１１７、ＳＣＩ１１８、Ａ／Ｄ変換器１１９の入出力端子と兼用されている。

クロック発振器１３０は、例えば以上説明した１００〜１００Ｆの自己発振型発振回路の何れかの発振回路（ＯＣＰＧ）１３０Ａと、端子ＥＸＴＡＬ、ＸＴＡＬに接続される水晶発振子またはＥＸＴＡＬ端子に入力される外部クロックに基づいてクロックを発生するロック発生回路（ＳＣＧ）１３０Ｂとを有し、基準クロック（システムクロック信号）を生成する。マイクロコンピュータ１１０は基準クロックＳＣＬＫに同期して動作を行う。

マイクロコンピュータ１１０にリセット信号ＲＥＳが与えられると、ＣＰＵ１１２を始めとし、マイクロコンピュータ１１０はリセット状態になる。このリセットが解除されると、ＣＰＵ１１２は所定のアドレス（リセットベクタ）からスタートアドレスをリードして、このスタートアドレスから命令のリードを開始するリセット例外処理を行う。この後、ＣＰＵ１１２は逐次、ＲＯＭ１１５などから命令をリードし、解読して、その解読内容に基づいてデータの処理或はＲＡＭ１１５、タイマ１１７、ＳＣＩ１１８、入出力ポート１２１〜１２９等とのデータ転送を行う。

また、発振回路１３０Ａで生成されたクロック出力は、例えば１％程度の高精度な発振周波数であるため、ＵＡＲＴ通信、ＳＣＩ、図示はしないがＵＳＢインタフェースなど、誤差数％程度の高精度クロックを必要とする外部通信モジュールや、タイマ等における動作クロックとしても、その動作精度を損なうことなく利用可能である。

図２４にはクロックパルスジェネレータ１３０の詳細が例示される。図２４に示される発振回路１３０Ａは例えば図２１のリングオシレータ１Ａを備えた自己発振型の発振回路とされる。分周回路１４０は発振回路１３０の出力ＣＬＫＡを分周する。セレクタ１４１は分周回路１４０の出力及び発振回路１３０の出力ＣＬＫＥの中から選択したクロックφｐｃを出力する。１４２は発振回路１３０Ｂの出力に対するデューティ補正回路である。クロックセレクタ（クロック選択回路）１４３はデューティ補正回路１４２の出力φＯＳＣ又は選択回路１４１の出力φｐｃを選択し、選択したクロックをφとして出力する。１４４はクロックφを分周するシステムクロック分周回路である。その出力はセレクタ１４５で選択され、システムクロックＳＣＬＫとしてＣＰＵ１１２等に供給される。また、システムクロックＳＣＬＫはプリスケーラ１４６によって所要の周波数に変換されて必要な回路にも供給される。

前記選択回路１４３は、前記発振回路１３０Ｂに振動子が接続されているとき当該発振回路１３０Ｂの出力を選択し、前記発振回路１３０Ｂに振動子が接続されていないとき前記発振回路１３０Ａの出力を選択する。或いは、前記選択回路１４３は、書換え可能なレジスタＲＥＧの設定値に従って前記発振回路１３０Ｂの出力又は前記発振回路１３０Ａの出力を任意に選択可能とする。レジスタＲＥＧはＣＰＵ１１２等によって書換え可能とされ、リセット処理による初期値は例えば前記発振回路１３０Ｂの選択を指示する。リセット解除後に振動子の非接続状態が検出されたとき、選択回路１４３はφｐｃを選択する。振動子の非接続状態は、当初から接続されていない状態の他、システム起動後における発振回路１３０Ｂの故障又は振動子脱落等によっても生ずる。前記発振回路１３０Ａの出力に基づいて生成されるクロック信号φｐｃは外部端子ＥＸＰＬＳより外部に出力することも可能にされる。自己発振クロックφｐｃを外部で同期クロックとして利用することも可能になる。また、自己発振クロックφｐｃの発振状態を外部でモニタすることも可能となる。直接ＣＬＫＥやＣＬＫＡ等を外部に出力する外部クロック端子を設けることも可能である。

図２５にはＢＧＲ回路を図４の発振回路１００Ａとともに内部降圧電源回路に用いる時の例が示される。マイクロコンピュータ１１０が内部降圧電源回路（ＶＣＬ）１４７を内蔵するとき、内部論理回路に外部印加電源電圧に依存しない所定の電圧が供給されるが、当該所定の電圧を生成するために通常バンドギャップ基準電圧回路ＢＧＲと、その基準電圧を所望の電圧に調整する電圧調整回路（ＶＲＥＦＢＵＦ）１４８とを有している。電圧調整回路１４８は、例えばラダー抵抗を有し、ＢＧＲ電圧との電圧比較を行うラダー抵抗分圧タップをトリミング信号に応じて切替え調整することにより、ＢＧＲ電圧のばらつきを吸収し、常に一定のリファレンス電圧を生成する機能を有している。そして更に、上記ラダー抵抗の分圧タップ取り出し位置を切替え選択するための出力選択回路１４９を付加することにより、内部降圧用とは別に任意のリファレンス電圧を取り出すことができ、これを発振回路１０Ａの基準電圧ＶＲＥＦとして利用すれば、降圧電源回路１４７と発振回路１００Ａで電圧調整回路１４８を共用することが可能となる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。マイクロコンピュータに代表されるクロック同期動作を行う半導体装置は発振回路１３０Ｂを備えず発振回路１３０Ａだけを搭載してもよい。

図１は本発明に係る発振回路を示すブロック図である。 図２は周波数検知回路及びバイアス回路の具体的回路構成を例示する回路図である。 図３は図２の発振回路の動作タイミング波形図である。 図４は本発明に係る発振回路の第２の例を示す回路図である。 図５は発振回路の第３の例を示す回路図である。 図６は発振回路の第４の例を示す回路図である。 図７は図６の発振回路の動作タイミング波形図である。 図８は発振回路の第５の例を示す回路図である。 図９は制御論理回路の更に詳細な論理構成を例示する論理回路図である。 図１０は図９のノードａ，ｂの波形を含めて発振回路１０の動作タイミングを例示するタイミングチャートである。 図１１は周波数検知回路の更に詳細な回路構成を例示する回路図である。 図１２はリファレンス入力端子ＶＲＥＦ，ＶＴＥＭＰへの電圧をＢＧＲ回路を利用して生成する回路例を示す回路図である。 図１３はバイアス回路２Ａの更に詳細な回路構成を例示する回路図である。 図１４はバイアス回路２Ｂの更に詳細な回路構成を例示する回路図である。 図１５は発振周波数検知回路における別の制御論理回路４Ａを例示する論理回路図である。 図１６は図１５の動作タイミング波形図である。 図１７は発振回路の更に別の例を示す回路図である。 図１８は図１７の発振回路の動作タイミングチャートである。 図１９は発振クロックを利用してバイアス回路の動作期間を制御するようにしたバイアス回路を例示する回路図である。 図２０は図１９の発振回路の動作タイミングチャートである。 図２１はリングオシレータの別の例を示す回路図である。 図２２は図２１のリングオシレータの動作波形図である。 図２３は発振回路を搭載した半導体装置としてマイクロコンピュータを例示するブロック図である。 図２４はクロックパルスジェネレータの詳細を例示するブロック図である。 図２５はＢＧＲ回路を図４の発振回路とともに内部降圧電源回路に用いる場合の例を示す回路図である。 図２６は本発明が検討した発振回路の回路図である。

符号の説明

１、１Ａ…リングオシレータ回路
２，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，…バイアス回路
３、３Ａ…周波数検知回路
４、４Ａ…制御論理回路
５…ラッチ回路
９…レベルシフタ
２０…ワンショットパルス生成回路
ＤＥＬ…遅延回路
４０…タイミング生成回路
４１…分周回路
Ａ１…コンパレータ
Ａ２、Ａ３…差動アンプ
Ｃ１〜Ｃ４…容量
Ｒ１〜Ｒ３…抵抗
ＯＵＴ…発振出力端子
Ｓ１〜S１２…スイッチング素子
ＶＣＣ…電源端子
I１〜Ｉ６…電流源
M１、Ｍ４、Ｍ８、Ｍ９、Ｍ１２、Ｍ１３、M１６、Ｍ１７…ＮＭＯＳトランジスタ
Ｍ２、Ｍ３、M７、Ｍ１０、Ｍ１１、Ｍ１４、Ｍ１５、Ｍ１８…ＰＭＯＳトランジスタ
Ｇ１〜Ｇ４…全差動型アンプ
１３０…クロックパルスジェネレータ
１３０Ａ…自己発振型の発振回路
１３０Ｂ…振動子発振回路
１４３…クロック選択回路

Claims (16)

1. 回路のバイアス電流に応じて発振周波数が可変にされるリングオシレータと、
   前記リングオシレータの発振周波数に応じて決まる値と参照値との比較結果を生成する周波数検知回路と、
   前記比較結果に基づいて前記リングオシレータのバイアス電流を制御するバイアス回路とを有する、発振回路。
2. 印加されるバイアス電圧に応じて発振周波数が可変にされるリングオシレータと、
   前記リングオシレータの発振周波数に応じて決まる値と参照値との比較結果を生成する周波数検知回路と、
   前記比較結果に基づいて前記バイアス電圧を制御するバイアス回路とを有する、発振回路。
3. 発振回路を有する半導体装置であって、前記発振回路は、
   帰還接続された複数のゲート回路を有し前記ゲート回路のバイアスに応じて発振周波数が可変にされるリングオシレータと、
   前記リングオシレータの発振周波数を電圧レベルに変換し、前記電圧レベルと基準入力電圧との比較結果を生成する周波数検知回路と、
   前記比較結果に基づいて前記ゲート回路のバイアスを調整するバイアス回路とを有する、半導体装置。
4. 前記周波数検知回路は、リングオシレータの発振パルス周期に対応する時間幅で容量の充電を行なって、前記リングオシレータの発振パルス周期に応じた電圧を生成し、該電圧と比較基準電圧との電圧比較によって周波数弁別を行う、請求項３記載の半導体装置。
5. 前記周波数検知回路は、リングオシレータの発振パルス周期を分周する分周器を有し、前記分周器の出力パルス周期の時間幅で容量の充電を行なって、前記リングオシレータの発振パルス周期に応じた電圧を生成し、該電圧と比較基準電圧との電圧比較によって周波数弁別を行う、請求項３記載の半導体装置。
6. 前記バイアス回路は、前記周波数検知回路による前記電圧比較結果が反転する毎にその比較結果に従って一定期間だけゲート回路のバイアス調整動作を可能にするワンショットパルス生成回路を有する、請求項５記載の半導体装置。
7. 前記周波数検知回路は、一端をグラウンドに接続した容量と、電流源と、前記電流源と前記容量の他端との間に接続した第１のスイッチング素子と、前記第１のスイッチング素子と前記容量との接続点とグラウンドとの間に接続した第２のスイッチング素子と、前記第１のスイッチング素子と前記容量との接続点の電圧と比較基準電圧との電圧比較を行う比較器と、前記比較器の電圧比較結果をラッチするラッチ回路とを有する、請求項３記載の半導体装置。
8. 前記バイアス回路は、容量と、前記容量を充電する第１の電流源と、前記容量を放電する第２の電流源と、前記第１の電流源と前記容量との間に接続した第３のスイッチング素子と、前記第２の電流源と前記容量との間に接続した第４のスイッチング素子とを具備し、周波数検知回路の出力に応じて前記第３のスイッチング素子と第４のスイッチング素子を排他的にスイッチ制御し、前記容量の充電電圧に応じたバイアス出力を行う、請求項７記載の半導体装置。
9. 前記バイアス回路は、容量と、前記容量を充電する第１及び第３の電流源と、前記容量を放電する第２の電流源と、前記第１の電流源と前記容量との間に接続した第３のスイッチング素子と、前記第２の電流源と前記容量との間に接続した第４のスイッチング素子と、前記第３の電流源と前記容量との間に接続した第５のスイッチング素子とを具備し、前記第５のスイッチング素子は、周波数検知回路の出力に応じて前記第４のスイッチング素子が最初にオン制御されるまで動作するように制御し、その後は前記第３のスイッチング素子と第４のスイッチング素子を排他的にスイッチ制御して、前記容量の充電電圧に応じたバイアス出力を行う、請求項７記載の半導体装置。
10. 前記バイアス回路は、電流源と、容量と、差動アンプと、前記差動アンプのマイナス入力端子と出力端子との間に接続する積分容量と、を具備し、周波数検知回路からの出力に応じて、前記容量の充電電荷に相当する電荷を前記積分容量へ加算または減算させ、前記差動アンプ出力電圧に応じたバイアス出力を行う、請求項３記載の半導体装置。
11. 前記リングオシレータは、バイアス調整端子を有し複数の全差動型アンプを有し、
    相互に、前段の全差動型アンプの入力差動対を構成する反転入力ＭＯＳトランジスタのドレインと、非反転入力ＭＯＳトランジスタのドレインは、後段の全差動型アンプの入力差動対を構成する非反転入力ＭＯＳトランジスタのゲートと、反転入ＭＯＳトランジスタのゲートに結合され、
    前記リングオシレータの発振出力は、前記全差動型アンプの入力差動対を構成するＭＯＳトランジスタの各ソース共通接続点から取り出される、請求項３記載の半導体装置。
12. 前記全差動型アンプは、バイアス調整端子と、第１の入力端子と、第２の入力端子と、前記第１の入力端子にゲートを接続したＭＯＳトランジスタのドレインである第１の出力端子と、前記第２の入力端子にゲートを接続したＭＯＳトランジスタのドレインである第２の出力端子と、前記各MOSトランジスタのソースを共通接続したコモンソース端子と、を有し、
    前記リングオシレータは第１乃至第４の全差動型アンプを有し、
    第１の全差動型アンプの第１、第２の出力を、第２の全差動型アンプの第２、第１の入力端子へそれぞれ接続し、第２の全差動型アンプの第１、第２の出力を、第３の全差動型アンプの第２、第１の入力端子へそれぞれ接続し、第３の全差動型アンプの第１、第２の出力を、第４の全差動型アンプの第２、第１の入力端子へそれぞれ接続し、第４の全差動型アンプの第１、第２の出力を、前記第１の全差動型アンプの第１、第２の入力端子へそれぞれ接続し、第２と第４の全差動アンプ間、若しくは第１と第３の全差動アンプ間のコモンソース端子同士をコンパレータで比較し、そのコンパレータ出力を発振出力とする、請求項１１記載の半導体装置。
13. 振動子を用いて発振動作可能な振動子発振回路と、前記発振回路の出力に基づいて生成されるクロック信号又は前記振動子発振回路の出力に基づいて生成されるクロック信号を選択するクロック選択回路と、前記クロック選択回路で選択されたクロック信号を動作基準クロック信号として用いる内部回路とを有する、請求項３記載の半導体装置。
14. 前記クロック選択回路は、前記振動子発振回路に振動子が接続されているとき当該振動子発振回路の出力を選択し、前記振動子発振回路に振動子が接続されていないとき前記発振回路の出力を選択する、請求項１３記載の半導体装置。
15. 前記クロック選択回路は、書換え可能なレジスタの設定値に従って前記発振回路の出力又は前記振動子発振回路の出力を選択する、請求項１３記載の半導体装置。
16. 前記発振回路の出力に基づいて生成されるクロック信号を外部に出力するための外部端子を有する請求項１３記載の半導体装置。

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