JP2000036730A - 相補遅延パルス発生回路 - Google Patents
相補遅延パルス発生回路Info
- Publication number
- JP2000036730A JP2000036730A JP10203457A JP20345798A JP2000036730A JP 2000036730 A JP2000036730 A JP 2000036730A JP 10203457 A JP10203457 A JP 10203457A JP 20345798 A JP20345798 A JP 20345798A JP 2000036730 A JP2000036730 A JP 2000036730A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- complementary
- pulse
- triangular wave
- waveform
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】入力する三角波の変動の影響を大幅に低減し、
高信頼性の相補パルスを供給する相補遅延パルス発生回
路を提供することにある。 【解決手段】三角波入力に対し第１のスライスレベルを
用いて方形パルスに波形整形する第１の比較回路１と、
容量Ｃを有し、上記方形パルスに応じて、容量Ｃの充放
電を制御する積分回路６と、積分回路６からの積分パル
スに対し、それぞれ第２、第３のスライスレベルを用い
て波形整形することにより、この第２、第３のスライス
レベル間の充放電時間分だけ共に非活性レベルを有する
互いに相補的なパルスを出力するそれぞれ第２、第３の
比較回路２，３とを具備したことを特徴とする。
高信頼性の相補パルスを供給する相補遅延パルス発生回
路を提供することにある。 【解決手段】三角波入力に対し第１のスライスレベルを
用いて方形パルスに波形整形する第１の比較回路１と、
容量Ｃを有し、上記方形パルスに応じて、容量Ｃの充放
電を制御する積分回路６と、積分回路６からの積分パル
スに対し、それぞれ第２、第３のスライスレベルを用い
て波形整形することにより、この第２、第３のスライス
レベル間の充放電時間分だけ共に非活性レベルを有する
互いに相補的なパルスを出力するそれぞれ第２、第３の
比較回路２，３とを具備したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は、特にプッシュプ
ル型の出力段を有する相補遅延パルス発生回路に関す
る。
ル型の出力段を有する相補遅延パルス発生回路に関す
る。
【０００２】
【従来の技術】相補遅延パルス発生回路は、出力段とし
てプッシュプル型の出力トランジスタを駆動する。相補
遅延パルス発生回路は、この出力トランジスタのプッシ
ュプル動作の切換え時にトランジスタ間で同時にオン状
態となるのを防ぐ回路構成を有している。このプッシュ
プルトランジスタの出力は、例えば大電力トランジスタ
の制御信号となる。
てプッシュプル型の出力トランジスタを駆動する。相補
遅延パルス発生回路は、この出力トランジスタのプッシ
ュプル動作の切換え時にトランジスタ間で同時にオン状
態となるのを防ぐ回路構成を有している。このプッシュ
プルトランジスタの出力は、例えば大電力トランジスタ
の制御信号となる。
【０００３】図３は、従来の相補遅延パルス発生回路を
示す回路図である。比較回路１１は、その非反転入力端
子に三角波発生器５からの信号を入力する。また、反転
入力端子には参照電圧Ｖｒｅｆ１１が供給される。比較
回路１２は、その反転入力端子に三角波発生器５からの
信号を入力する。また、非反転入力端子には参照電圧Ｖ
ｒｅｆ１２が供給される。
示す回路図である。比較回路１１は、その非反転入力端
子に三角波発生器５からの信号を入力する。また、反転
入力端子には参照電圧Ｖｒｅｆ１１が供給される。比較
回路１２は、その反転入力端子に三角波発生器５からの
信号を入力する。また、非反転入力端子には参照電圧Ｖ
ｒｅｆ１２が供給される。
【０００４】比較回路１１、１２それぞれの出力は、Ｎ
ＰＮトランジスタＱ１，Ｑ２の各ベースに供給される。
このトランジスタＱ１，Ｑ２は、プッシュプル出力段を
構成する。トランジスタＱ１，Ｑ２の電流路の直列接続
点はプッシュプル出力ノードＯｕｔである。トランジス
タＱ１は、そのコレクタに電源電圧Ｖｃｃが供給され
る。トランジスタＱ２は、そのエミッタに接地電位ＧＮ
Ｄが供給される。
ＰＮトランジスタＱ１，Ｑ２の各ベースに供給される。
このトランジスタＱ１，Ｑ２は、プッシュプル出力段を
構成する。トランジスタＱ１，Ｑ２の電流路の直列接続
点はプッシュプル出力ノードＯｕｔである。トランジス
タＱ１は、そのコレクタに電源電圧Ｖｃｃが供給され
る。トランジスタＱ２は、そのエミッタに接地電位ＧＮ
Ｄが供給される。
【０００５】図４は、上記図３の相補遅延パルス発生回
路の動作を示す各部の波形図である。三角波発生器の出
力ノードＮ１０における三角波と共に参照電圧Ｖｒｅｆ
１１，Ｖｒｅｆ１２によるスライスレベルを示す。
路の動作を示す各部の波形図である。三角波発生器の出
力ノードＮ１０における三角波と共に参照電圧Ｖｒｅｆ
１１，Ｖｒｅｆ１２によるスライスレベルを示す。
【０００６】比較回路１１の出力ノードＮ１１の波形
は、三角波のレベルが参照電圧Ｖｒｅｆ１１より大きい
期間に高レベルとなるパルス波形である。また、比較回
路１２の出力ノードＮ１２の波形は、三角波のレベルが
参照電圧Ｖｒｅｆ１２より小さい期間に高レベルとなる
パルス波形である。
は、三角波のレベルが参照電圧Ｖｒｅｆ１１より大きい
期間に高レベルとなるパルス波形である。また、比較回
路１２の出力ノードＮ１２の波形は、三角波のレベルが
参照電圧Ｖｒｅｆ１２より小さい期間に高レベルとなる
パルス波形である。
【０００７】このように、三角波に対し、二重のスライ
スレベル（Ｖｒｅｆ１１，１２）を用い各比較回路１
１，１２を介して波形整形する。これにより、出力トラ
ンジスタＱ１，Ｑ２それぞれを駆動する相補パルスを発
生させる。この相補パルスは、プッシュプルトランジス
タＱ１，Ｑ２間の同時オン状態が発生しないように、相
補パルス間に遅延期間Ｔ１，Ｔ２を有する。
スレベル（Ｖｒｅｆ１１，１２）を用い各比較回路１
１，１２を介して波形整形する。これにより、出力トラ
ンジスタＱ１，Ｑ２それぞれを駆動する相補パルスを発
生させる。この相補パルスは、プッシュプルトランジス
タＱ１，Ｑ２間の同時オン状態が発生しないように、相
補パルス間に遅延期間Ｔ１，Ｔ２を有する。
【０００８】三角波の立ち上がり傾斜部分と、立ち下が
り傾斜部分の角度が異なればと相補パルス間の遅延期間
Ｔ１，Ｔ２は当然異なる。このような相補パルスの遅延
期間Ｔ１，Ｔ２は、トランジスタＱ１，Ｑ２による出力
段の出力パルスを制御信号とする図示しない電力トラン
ジスタのストレージタイム（キャリアの蓄積時間）の制
御に反映される。
り傾斜部分の角度が異なればと相補パルス間の遅延期間
Ｔ１，Ｔ２は当然異なる。このような相補パルスの遅延
期間Ｔ１，Ｔ２は、トランジスタＱ１，Ｑ２による出力
段の出力パルスを制御信号とする図示しない電力トラン
ジスタのストレージタイム（キャリアの蓄積時間）の制
御に反映される。
【０００９】
【発明が解決しようとする課題】このように従来、三角
波を二重のスライスレベルで波形整形することにより、
相補パルスを得ていた。従って、三角波の立ち上がり傾
斜部分と、立ち下がり傾斜部分が変動した場合は問題で
ある。
波を二重のスライスレベルで波形整形することにより、
相補パルスを得ていた。従って、三角波の立ち上がり傾
斜部分と、立ち下がり傾斜部分が変動した場合は問題で
ある。
【００１０】例えば、上記三角波の周波数が変動する
と、これに応じて上記遅延期間Ｔ１，Ｔ２も変化するこ
とになる。このような遅延期間の変動は、特に同期信号
により制御される電力トランジスタ等のストレージタイ
ムの調整に悪影響を及ぼすことになる。
と、これに応じて上記遅延期間Ｔ１，Ｔ２も変化するこ
とになる。このような遅延期間の変動は、特に同期信号
により制御される電力トランジスタ等のストレージタイ
ムの調整に悪影響を及ぼすことになる。
【００１１】この発明は、上記事情を考慮してなされた
ものであり、その課題は、入力する三角波の変動の影響
を大幅に低減し、高信頼性の相補パルスを供給する相補
遅延パルス発生回路を提供することにある。
ものであり、その課題は、入力する三角波の変動の影響
を大幅に低減し、高信頼性の相補パルスを供給する相補
遅延パルス発生回路を提供することにある。
【００１２】
【課題を解決するための手段】この発明の相補遅延パル
ス発生回路は、三角波入力に対し第１のスライスレベル
を用いて方形パルスに波形整形する第１の比較回路と、
容量を有し、前記方形パルスに応じて、前記容量の充放
電を制御する積分回路と、前記積分回路からの積分パル
スに対し、それぞれ第２、第３のスライスレベルを用い
て波形整形することにより、この第２、第３のスライス
レベル間の充放電時間分だけ共に非活性レベルを有する
互いに相補的なパルスを出力するそれぞれ第２、第３の
比較回路とを具備したことを特徴とする。
ス発生回路は、三角波入力に対し第１のスライスレベル
を用いて方形パルスに波形整形する第１の比較回路と、
容量を有し、前記方形パルスに応じて、前記容量の充放
電を制御する積分回路と、前記積分回路からの積分パル
スに対し、それぞれ第２、第３のスライスレベルを用い
て波形整形することにより、この第２、第３のスライス
レベル間の充放電時間分だけ共に非活性レベルを有する
互いに相補的なパルスを出力するそれぞれ第２、第３の
比較回路とを具備したことを特徴とする。
【００１３】この発明では、三角波をまず、第１の比較
回路で波形整形し、方形パルスを得る。この方形パルス
により、積分回路の容量の充電と放電を制御させること
により、容量端には、容量と充放電電流で決まる傾斜を
持った積分パルスが発生する。この積分パルスを二重の
スライスレベルで波形整形することにより相補パルスを
得る。
回路で波形整形し、方形パルスを得る。この方形パルス
により、積分回路の容量の充電と放電を制御させること
により、容量端には、容量と充放電電流で決まる傾斜を
持った積分パルスが発生する。この積分パルスを二重の
スライスレベルで波形整形することにより相補パルスを
得る。
【００１４】
【発明の実施の形態】図１は、この発明に係る相補遅延
パルス発生回路を示す回路図である。比較回路１は、そ
の非反転入力端子に三角波発生器５からの信号を入力す
る。また、反転入力端子には参照電圧Ｖｒｅｆ１が供給
される。
パルス発生回路を示す回路図である。比較回路１は、そ
の非反転入力端子に三角波発生器５からの信号を入力す
る。また、反転入力端子には参照電圧Ｖｒｅｆ１が供給
される。
【００１５】比較回路１の出力は、ＲＣ型の積分回路６
の制御信号となる。積分回路６は容量Ｃを有する。さら
に、電源電圧Ｖｃｃが供給される充電電流源Ｉ１及び接
地電位ＧＮＤが供給される放電電流源Ｉ２を有する。そ
して、電流源Ｉ１、Ｉ２を実質相補的に容量Ｃに繋ぐス
イッチング素子ＳＷ１，ＳＷ２を備えている。すなわ
ち、この積分回路６は、比較回路１の出力により、スイ
ッチング素子ＳＷ１，ＳＷ２を実質相補的にオン／オフ
させ、容量Ｃの充放電を制御する。
の制御信号となる。積分回路６は容量Ｃを有する。さら
に、電源電圧Ｖｃｃが供給される充電電流源Ｉ１及び接
地電位ＧＮＤが供給される放電電流源Ｉ２を有する。そ
して、電流源Ｉ１、Ｉ２を実質相補的に容量Ｃに繋ぐス
イッチング素子ＳＷ１，ＳＷ２を備えている。すなわ
ち、この積分回路６は、比較回路１の出力により、スイ
ッチング素子ＳＷ１，ＳＷ２を実質相補的にオン／オフ
させ、容量Ｃの充放電を制御する。
【００１６】比較回路２は、その非反転入力端子に上記
積分回路６からの出力信号（積分パルス）を入力する。
また、反転入力端子には参照電圧Ｖｒｅｆ２が供給され
る。比較回路３は、その反転入力端子に上記積分回路６
からの出力信号（積分パルス）を入力する。また、非反
転入力端子には参照電圧Ｖｒｅｆ３が供給される。
積分回路６からの出力信号（積分パルス）を入力する。
また、反転入力端子には参照電圧Ｖｒｅｆ２が供給され
る。比較回路３は、その反転入力端子に上記積分回路６
からの出力信号（積分パルス）を入力する。また、非反
転入力端子には参照電圧Ｖｒｅｆ３が供給される。
【００１７】比較回路２、３それぞれの出力は、ＮＰＮ
トランジスタＱ１，Ｑ２の各ベースに供給される。この
トランジスタＱ１，Ｑ２は、プッシュプル出力段を構成
する。トランジスタＱ１，Ｑ２の電流路の直列接続点は
プッシュプル出力ノードＯｕｔである。トランジスタＱ
１は、そのコレクタに電源電圧Ｖｃｃが供給される。ト
ランジスタＱ２は、そのエミッタに接地電位ＧＮＤが供
給される。
トランジスタＱ１，Ｑ２の各ベースに供給される。この
トランジスタＱ１，Ｑ２は、プッシュプル出力段を構成
する。トランジスタＱ１，Ｑ２の電流路の直列接続点は
プッシュプル出力ノードＯｕｔである。トランジスタＱ
１は、そのコレクタに電源電圧Ｖｃｃが供給される。ト
ランジスタＱ２は、そのエミッタに接地電位ＧＮＤが供
給される。
【００１８】図２は、上記図１の相補遅延パルス発生回
路の動作を示す各部の波形図である。三角波発生器の出
力ノードＮ１における三角波と共に参照電圧Ｖｒｅｆ１
によるスライスレベルを示す。比較回路１の出力ノード
Ｎ２の波形は、三角波のレベルが参照電圧Ｖｒｅｆ１よ
り大きい期間に高レベルとなるパルス波形である。
路の動作を示す各部の波形図である。三角波発生器の出
力ノードＮ１における三角波と共に参照電圧Ｖｒｅｆ１
によるスライスレベルを示す。比較回路１の出力ノード
Ｎ２の波形は、三角波のレベルが参照電圧Ｖｒｅｆ１よ
り大きい期間に高レベルとなるパルス波形である。
【００１９】積分回路６の出力ノードＮ３の波形は、出
力ノードＮ２の波形に応じてスイッチング素子がオン／
オフし、充電電流源Ｉ１及び放電電流源Ｉ２により容量
Ｃが充放電を繰り返した積分波形である。この波形にさ
らに、参照電圧Ｖｒｅｆ２，Ｖｒｅｆ３によるスライス
レベルを示している。
力ノードＮ２の波形に応じてスイッチング素子がオン／
オフし、充電電流源Ｉ１及び放電電流源Ｉ２により容量
Ｃが充放電を繰り返した積分波形である。この波形にさ
らに、参照電圧Ｖｒｅｆ２，Ｖｒｅｆ３によるスライス
レベルを示している。
【００２０】比較回路２の出力ノードＮ４の波形は、上
記積分波形のレベルが参照電圧Ｖｒｅｆ２より大きい期
間に高レベルとなるパルス波形である。また、比較回路
３の出力ノードＮ５の波形は、上記積分波形のレベルが
参照電圧Ｖｒｅｆ３より小さい期間に高レベルとなるパ
ルス波形である。
記積分波形のレベルが参照電圧Ｖｒｅｆ２より大きい期
間に高レベルとなるパルス波形である。また、比較回路
３の出力ノードＮ５の波形は、上記積分波形のレベルが
参照電圧Ｖｒｅｆ３より小さい期間に高レベルとなるパ
ルス波形である。
【００２１】上記構成によれば、三角波を一度、比較回
路１で波形整形し、方形パルスを得る。この方形パルス
により、積分回路６における容量Ｃの充電と放電を制御
させる。これにより、容量端のノードＮ３には、容量Ｃ
と充放電電流（Ｉ１，Ｉ２による）で決まる傾斜を持っ
た積分パルスが発生する。
路１で波形整形し、方形パルスを得る。この方形パルス
により、積分回路６における容量Ｃの充電と放電を制御
させる。これにより、容量端のノードＮ３には、容量Ｃ
と充放電電流（Ｉ１，Ｉ２による）で決まる傾斜を持っ
た積分パルスが発生する。
【００２２】この積分パルスをＶｒｅｆ２，３の二重の
スライスレベルで波形整形することにより、このＶｒｅ
ｆ２，３のスライスレベル間の充放電時間分だけ共に非
活性レベル（遅延期間Ｔ１，Ｔ２）を有する互いに相補
的なパルスを出力する相補パルスを得るのである。
スライスレベルで波形整形することにより、このＶｒｅ
ｆ２，３のスライスレベル間の充放電時間分だけ共に非
活性レベル（遅延期間Ｔ１，Ｔ２）を有する互いに相補
的なパルスを出力する相補パルスを得るのである。
【００２３】この結果、本発明の構成によれば、遅延期
間Ｔ１，Ｔ２は、図１中の記号を用いて、 Ｔ１＝Ｃ・（Ｖｒｅｆ２−Ｖｒｅｆ３）／Ｉ１ …（１） Ｔ１＝Ｃ・（Ｖｒｅｆ３−Ｖｒｅｆ２）／Ｉ２ …（２） と表わすことができる。
間Ｔ１，Ｔ２は、図１中の記号を用いて、 Ｔ１＝Ｃ・（Ｖｒｅｆ２−Ｖｒｅｆ３）／Ｉ１ …（１） Ｔ１＝Ｃ・（Ｖｒｅｆ３−Ｖｒｅｆ２）／Ｉ２ …（２） と表わすことができる。
【００２４】つまり、三角波の傾斜が変わっても相補パ
ルス間の遅延期間Ｔ１，Ｔ２は変化しない。従って、遅
延期間Ｔ１，Ｔ２は、三角波の周波数変化に対して常に
一定である。
ルス間の遅延期間Ｔ１，Ｔ２は変化しない。従って、遅
延期間Ｔ１，Ｔ２は、三角波の周波数変化に対して常に
一定である。
【００２５】また、積分回路６中のＩ１とＩ２の充放電
電流を各々独立に制御すれば、遅延量も個々に制御する
ことができる。すなわち、所望の充電の傾斜、放電の傾
斜を有するように各々Ｉ１とＩ２の充放電電流を別々に
調整する。これに応じて、相補パルスの遅延期間Ｔ１，
Ｔ２は調整でき、トランジスタＱ１，Ｑ２による出力段
の出力パルスを制御信号とする図示しない電力トランジ
スタ等のストレージタイム（キャリアの蓄積時間）の所
望の制御ができる。
電流を各々独立に制御すれば、遅延量も個々に制御する
ことができる。すなわち、所望の充電の傾斜、放電の傾
斜を有するように各々Ｉ１とＩ２の充放電電流を別々に
調整する。これに応じて、相補パルスの遅延期間Ｔ１，
Ｔ２は調整でき、トランジスタＱ１，Ｑ２による出力段
の出力パルスを制御信号とする図示しない電力トランジ
スタ等のストレージタイム（キャリアの蓄積時間）の所
望の制御ができる。
【００２６】
【発明の効果】以上、説明したようにこの発明によれ
ば、三角波をまず、初段の比較回路で方形パルスに波形
整形し、この方形パルスにより、容量の充電と放電を制
御させる積分回路を備えた。この積分回路からの積分パ
ルスを二重のスライスレベルで波形整形することにより
相補パルスを得るので、入力される三角波の周波数変化
に対しても常に一定の遅延量をもつ相補パルスが得られ
る。この結果、出力電圧は安定度に優れ、高信頼性の相
補パルスとなる相補遅延パルス発生回路を提供すること
ができる。
ば、三角波をまず、初段の比較回路で方形パルスに波形
整形し、この方形パルスにより、容量の充電と放電を制
御させる積分回路を備えた。この積分回路からの積分パ
ルスを二重のスライスレベルで波形整形することにより
相補パルスを得るので、入力される三角波の周波数変化
に対しても常に一定の遅延量をもつ相補パルスが得られ
る。この結果、出力電圧は安定度に優れ、高信頼性の相
補パルスとなる相補遅延パルス発生回路を提供すること
ができる。
【図１】この発明に係る相補遅延パルス発生回路の構成
を示す回路図。
を示す回路図。
【図２】図１の回路動作を示す各部の波形図。
【図３】従来の相補遅延パルス発生回路の構成を示す回
路図。
路図。
【図４】図３の回路動作を示す各部の波形図。
１，２，３…比較回路 ５…三角波発生器 ６…積分回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 利光 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内 Ｆターム(参考） 5J001 AA01 BB14 BB17 BB19 BB25 CC03 DD01 DD04 5J039 EE03 EE12 KK14 KK16 KK20 MM16 5J043 AA14 AA25 BB06 DD03 DD14 DD15
Claims (2)
- 【請求項１】 三角波入力に対し第１のスライスレベル
を用いて方形パルスに波形整形する第１の比較回路と、 容量を有し、前記方形パルスに応じて、前記容量の充放
電を制御する積分回路と、 前記積分回路からの積分パルスに対し、それぞれ第２、
第３のスライスレベルを用いて波形整形することによ
り、この第２、第３のスライスレベル間の充放電時間分
だけ共に非活性レベルを有する互いに相補的な制御パル
スを出力するそれぞれ第２、第３の比較回路とを具備し
たことを特徴とする相補遅延パルス発生回路。 - 【請求項２】 前記積分回路は、充放電電流を各々独立
に制御できる電流回路を有することを特徴とする請求項
１記載の相補遅延パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203457A JP2000036730A (ja) | 1998-07-17 | 1998-07-17 | 相補遅延パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10203457A JP2000036730A (ja) | 1998-07-17 | 1998-07-17 | 相補遅延パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000036730A true JP2000036730A (ja) | 2000-02-02 |
Family
ID=16474451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10203457A Pending JP2000036730A (ja) | 1998-07-17 | 1998-07-17 | 相補遅延パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000036730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008301042A (ja) * | 2007-05-30 | 2008-12-11 | Renesas Technology Corp | 発振回路及び半導体装置 |
| US7759984B2 (en) | 2006-06-21 | 2010-07-20 | Sharp Kabushiki Kaisha | Comparing circuit and infrared receiver |
| CN101847982B (zh) * | 2009-01-22 | 2012-05-30 | 三洋电机株式会社 | 三角波产生电路 |
-
1998
- 1998-07-17 JP JP10203457A patent/JP2000036730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7759984B2 (en) | 2006-06-21 | 2010-07-20 | Sharp Kabushiki Kaisha | Comparing circuit and infrared receiver |
| JP2008301042A (ja) * | 2007-05-30 | 2008-12-11 | Renesas Technology Corp | 発振回路及び半導体装置 |
| CN101847982B (zh) * | 2009-01-22 | 2012-05-30 | 三洋电机株式会社 | 三角波产生电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6058030A (en) | Multiple output DC-to-DC converter having enhanced noise margin and related methods | |
| US6025706A (en) | Method for controlling the output voltage of a DC-DC converter | |
| US5311150A (en) | Convertible oscillator circuit | |
| JP2000036730A (ja) | 相補遅延パルス発生回路 | |
| US6201426B1 (en) | Pulse generation device having integrating circuit having substantially constant charging/discharging ratio | |
| KR100277500B1 (ko) | 슈미트 트리거의 응답지연을 보상하는 주파수 발생 회로 | |
| US6194936B1 (en) | Pulse generator provided with a duty-factor limiting function | |
| KR20000000632A (ko) | 히스테리시스를 갖는 비교기 | |
| US7276958B2 (en) | Charge pump with reduced noise spikes | |
| US20030076697A1 (en) | Voltage supply circuit | |
| JP3697678B2 (ja) | Ｖ／ｆ変換回路 | |
| US6316972B1 (en) | Slope generator | |
| US6275019B1 (en) | Absolute control of non overlap time in switch mode power controller output stages | |
| JP2758852B2 (ja) | 三角波発振回路およびこれを備えた映像信号処理装置 | |
| JPH11163648A (ja) | 音声ミュート回路 | |
| JPH11225049A (ja) | 電気短パルス発生装置 | |
| JPH07105953B2 (ja) | バ−ストゲ−トパルス形成回路 | |
| JP2000244289A (ja) | コンパレータ回路 | |
| JP2723650B2 (ja) | 信号切替回路 | |
| JPH1041791A (ja) | 三角波信号発生回路 | |
| JP2009232059A (ja) | 三角波発振回路 | |
| JPH0353803B2 (ja) | ||
| JPH03123114A (ja) | パルス・ストレッチャー回路 | |
| JP2003101389A (ja) | 発振回路 | |
| JPH0286311A (ja) | マルチ三角波回路 |