JP2000244289A - コンパレータ回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号の上昇時に比較するか、下降時に比
較するかによらず、ヒステリシス幅の設定値を考慮する
ことなく、閾値電圧を設定することができるコンパレー
タ回路又はコンパレータ用処理回路を提供する。 【解決手段】 コンパレータ１０の負入力端と抵抗１２
との間には、第１スイッチ１６を介して第１定電流源１
８が設けられている。第１スイッチ１６はコンパレータ
１０の出力端からの比較結果により開閉される。コンパ
レータ１０の負入力端と抵抗１２との間には、第２スイ
ッチ２０を介して第２定電流源２２が設けられている。
第２スイッチ２０は外部からのエッジ選択信号により開
閉される。第１電流源１８と第２電流源２２とは、互い
に逆方向の電流を供給する。第２スイッチ２０により、
入力信号の上昇時又は下降時に閾値電圧Ｖthとなるよう
に設定できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、未知信号を比較基
準信号と比較して比較結果を出力するコンパレータ回路
に関する。

【０００２】

【従来の技術】コンパレータ回路の利用態様として、未
知のアナログ信号を比較基準信号と比較して比較結果の
デジタル信号に変換するものがある。コンパレータの一
方の入力端に未知のアナログ信号を入力し、他方の入力
端に比較基準の電圧信号を入力する。コンパレータによ
り両者の信号を比較し、比較結果として２値のデジタル
信号を得る。単純に未知のアナログ信号を比較基準の電
圧信号と比較すると、未知のアナログ信号のノイズや直
流成分の変動により、アナログ信号の立ち上がり時や立
ち下がり時に比較結果が不安定となる。

【０００３】このため、比較基準の電圧信号を、アナロ
グ信号の立ち上がり時と立ち下がり時に比較結果に基づ
いて変化させる所謂ヒステリシスコンパレータが知られ
ている。ヒステリシスコンパレータの特性としては、基
準電圧値とヒステリシス幅が任意に設定できること、そ
れらが高精度で設定できること、比較的広い周波数範囲
で安定動作すること等の条件が求められている。

【０００４】このような条件を満足するコンパレータ回
路として、本願出願人により図４に示す回路が提案され
ている（特開平１０−５４８５３号公報参照）。

【０００５】このコンパレータ回路では、コンパレータ
５０の正入力端に未知のアナログ信号Ｖinが入力され、
コンパレータ５０の負入力端に抵抗５２を介して基準電
圧源５４が接続されている。基準電圧源５４は比較基準
となる閾値電圧Ｖthを出力する。コンパレータ５０の負
入力端と抵抗５２との間にはスイッチ５６を介して定電
流源５８が設けられている。スイッチ５６はコンパレー
タ５０の出力端からの比較結果により開閉される。

【０００６】このコンパレータ回路の動作を図５のタイ
ムチャートを用いて説明する。図５（ａ）はアナログ入
力信号Ｖinと比較基準電圧Ｖcompを示し、図５（ｂ）は
スイッチ５６の開閉状態を示し、図５（ｃ）はコンパレ
ータ５０の出力を示している。

【０００７】アナログ入力信号Ｖinが閾値電圧Ｖthより
小さいときにはコンパレータ５０の出力端からの比較結
果はローレベルであり、スイッチ５６は開状態である。
比較基準電圧Ｖcompは基準電圧源５４の出力電圧Ｖthで
ある。アナログ入力信号Ｖinが大きくなり閾値電圧Ｖth
を越えるとコンパレータ５０の出力端からの比較結果は
ハイレベルになる。比較結果がハイレベルとなるとスイ
ッチ５６が閉状態となり、定電流源５８は抵抗５２に定
電流Ｉを供給して、比較基準電圧ＶcompをＶthから抵抗
５２による電圧降下分ＩＲだけ下げる。その結果、比較
基準電圧ＶcompはＶth−ＩＲとなる。これによりアナロ
グ入力信号Ｖthがノイズにより変動しても、その変動が
電圧降下分ＩＲを越えない限り比較結果が不安定となる
ことはない。

【０００８】しかも、ヒステリシス幅（電圧降下分Ｉ
Ｒ）が抵抗５２の抵抗値Ｒと定電流源５８の定電流値Ｉ
により決定するので、その決定要因に素子特性等の不安
定な要因がなく、安定した設計通りのヒステリシス幅の
コンパレータ回路を実現することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、このコ
ンパレータ回路の場合、アナログ入力信号Ｖinの上昇時
の比較基準電圧Ｖcompは閾値電圧Ｖthであるが、アナロ
グ入力信号Ｖinの下降時の比較基準電圧Ｖcompは閾値電
圧Ｖthから電圧降下分ＩＲを引いたＶth−ＩＲとなり、
ＩＲだけずれてしまう。コンパレータ回路によりアナロ
グ入力信号を基準電圧と比較する場合には、アナログ入
力信号が上昇時のみの変化に注目するか、アナログ入力
信号の下降時のみに注目するかのいずれかであることが
多く、電圧降下分ＩＲのずれを考慮して閾値電圧Ｖthを
設定する必要があった。

【００１０】本発明の目的は、入力信号の上昇時に比較
するか、下降時に比較するかによらず、ヒステリシス幅
の設定値を考慮することなく、閾値電圧を設定すること
ができるコンパレータ回路又はコンパレータ用処理回路
を提供することにある。

【００１１】

【課題を解決するための手段】上記目的は、比較される
未知信号が入力される第１入力端と、比較基準の電圧信
号が入力される第２入力端とを有するコンパレータと、
基準電圧信号を発生する基準電圧発生手段と、前記基準
電圧発生手段と前記コンパレータの前記第２入力端との
間に挿入された抵抗と、前記コンパレータの出力端から
出力される比較結果に基づいて前記抵抗に第１の電流を
供給する第１の電流供給手段と、選択信号に基づいて前
記抵抗に前記第１の電流と逆方向の第２の電流を供給す
る第２の電流供給手段とを有することを特徴とするコン
パレータ回路によって達成される。

【００１２】上記目的は、比較される未知信号が入力さ
れる第１入力端と、比較基準の電圧信号が入力される第
２入力端とを有するコンパレータと、前記コンパレータ
の出力端から出力される比較結果に基づいて、前記コン
パレータの前記第２入力端に接続される抵抗に第１の電
流を供給する第１の電流供給手段と、選択信号に基づい
て前記抵抗に前記第１の電流と逆方向の第２の電流を供
給する第２の電流供給手段とを有することを特徴とする
コンパレータ回路によって達成される。

【００１３】上記目的は、比較される未知信号が入力さ
れる第１入力端と、比較基準の電圧信号が入力される第
２入力端とを有するコンパレータに設けられるコンパレ
ータ用処理回路において、基準電圧信号を発生する基準
電圧発生手段と、前記基準電圧発生手段と前記コンパレ
ータの前記第２入力端との間に挿入される抵抗と、前記
コンパレータの出力端から出力される比較結果に基づい
て前記抵抗に第１の電流を供給する第１の電流供給手段
と、選択信号に基づいて前記抵抗に前記第１の電流と逆
方向の第２の電流を供給する第２の電流供給手段とを有
することを特徴とするコンパレータ用処理回路によって
達成される。

【００１４】上記目的は、比較される未知信号が入力さ
れる第１入力端と、比較基準の電圧信号が入力される第
２入力端とを有するコンパレータに設けられるコンパレ
ータ用処理回路において、前記コンパレータの出力端か
ら出力される比較結果に基づいて、前記コンパレータの
前記第２入力端に接続される抵抗に第１の電流を供給す
る第１の電流供給手段と、選択信号に基づいて前記抵抗
に前記第１の電流と逆方向の第２の電流を供給する第２
の電流供給手段とを有することを特徴とするコンパレー
タ用処理回路によって達成される。

【００１５】

【発明の実施の形態】本発明の一実施形態によるコンパ
レータ回路を図面を用いて説明する。図１は本実施形態
のコンパレータ回路を示す図であり、図２は本実施形態
のコンパレータ回路のタイムチャートである。

【００１６】本実施形態のコンパレータ回路は、コンパ
レータ１０の正入力端に未知のアナログ信号Ｖinが入力
され、コンパレータ１０の負入力端に抵抗１２を介して
基準電圧源１４が接続されている。基準電圧源１４は比
較基準となる閾値電圧Ｖthを出力する。コンパレータ１
０の負入力端と抵抗１２との間には、第１スイッチ１６
を介して第１定電流源１８が設けられている。第１スイ
ッチ１６はコンパレータ１０の出力端からの比較結果に
より開閉される。コンパレータ１０の負入力端と抵抗１
２との間には、更に第２スイッチ２０を介して第２定電
流源２２が設けられている。第２スイッチ２０は外部か
らのエッジ選択信号により開閉される。

【００１７】第１電流源１８と第２電流源２２とは、抵
抗１２に対して流れる方向が反対であるが、同じ値の電
流を供給するように設定されている。

【００１８】第１スイッチ１６が閉状態になると第１定
電流源１８は抵抗１２に電流Ｉを供給して、比較基準電
圧Ｖcompを、閾値電圧Ｖthから抵抗１２による電圧降下
分ＩＲだけ下げる。逆に、第２スイッチ２０が閉状態に
なると第２定電流源１８は抵抗１２に電流−Ｉを供給し
て、比較基準電圧Ｖcompを、閾値電圧Ｖthから抵抗１２
による電圧降下分ＩＲだけ上げる。第２スイッチ２０を
開状態にするか閉状態にするかにより、入力信号の上昇
時又は下降時に所望の比較基準電圧となるように設定で
きる。

【００１９】本実施形態によるコンパレータ回路の動作
を図２のタイムチャートを用いて説明する。図２（ａ）
〜（ｃ）は第２スイッチ２０が開状態のときのタイムチ
ャートであり、図２（ａ）はアナログ入力信号Ｖinと比
較基準電圧Ｖcompを示し、図２（ｂ）は第１スイッチ１
６の開閉状態を示し、図２（ｃ）はコンパレータ１０の
出力を示している。図２（ｄ）〜（ｆ）は第２スイッチ
２０が閉状態のときのタイムチャートであり、図２
（ｄ）はアナログ入力信号Ｖinと比較基準電圧Ｖcompを
示し、図２（ｅ）は第１スイッチ１６の開閉状態を示
し、図２（ｆ）はコンパレータ１０の出力を示してい
る。

【００２０】エッジ選択信号により第２スイッチ２０を
開状態にした場合は、図６に示すコントローラ回路と同
様に動作する。アナログ入力信号Ｖinが閾値電圧Ｖthよ
り小さいときにはコンパレータ１０の出力端からの比較
結果はローレベルであり、スイッチ１６は開状態であ
る。比較基準電圧Ｖcompは基準電圧源１４の出力電圧Ｖ
thである。アナログ入力信号Ｖinが大きくなり閾値電圧
Ｖthを越えるとコンパレータ１０の出力端からの比較結
果はハイレベルになる。比較結果がハイレベルとなると
第１スイッチ１６が閉状態となり、定電流源１８は抵抗
１２に一定の電流Ｉを供給して、比較基準電圧Ｖcompを
Ｖthから抵抗１２による電圧降下分ＩＲだけ下げる。そ
の結果、比較基準電圧ＶcompはＶth−ＩＲとなる。

【００２１】続いて、アナログ入力信号Ｖthが大きな値
から下がってきて比較基準電圧ＶcompのＶth−ＩＲより
低くなるとコンパレータ１０の出力端からの比較結果は
ローレベルになる。比較結果がローレベルとなると第１
スイッチ１６が開状態となり、比較基準電圧ＶcompがＶ
thに戻る。

【００２２】以降、図２（ａ）〜（ｃ）に示すように、
同様の動作を繰り返し、入力信号Ｖinの上昇時の比較基
準電圧Ｖcompは基準電圧源１４の出力電圧Ｖthとなる。

【００２３】エッジ選択信号により第２スイッチ２０を
閉状態にした場合は、第２定電流源２２から供給される
電流（−Ｉ）により、アナログ入力信号Ｖinが閾値電圧
Ｖthより小さいときに比較基準電圧ＶcompはＶth＋ＩＲ
と、基準電圧源１４の出力電圧ＶthよりもＩＲ分高くな
っている。アナログ入力信号Ｖinが大きくなり閾値電圧
Ｖthを越えるとコンパレータ１０の出力端からの比較結
果はハイレベルになる。比較結果がハイレベルとなると
第１スイッチ１６が閉状態となり、定電流源１８は抵抗
１２に一定の電流Ｉを供給して、比較基準電圧Ｖcompを
Ｖth＋ＩＲから抵抗１２による電圧降下分ＩＲだけ下げ
る。その結果、比較基準電圧ＶcompはＶth＋ＩＲ−Ｉ
Ｒ、すなわちＶthとなる。

【００２４】続いて、アナログ入力信号Ｖthが大きな値
から下がってきて比較基準電圧ＶcompのＶthより低くな
るとコンパレータ１０の出力端からの比較結果はローレ
ベルになる。比較結果がローレベルとなると第１スイッ
チ１６が開状態となり、比較基準電圧ＶcompがＶth＋Ｉ
Ｒに戻る。

【００２５】以降、図２（ｄ）〜（ｆ）に示すように、
同様の動作を繰り返し、入力信号Ｖinの下降時の比較基
準電圧Ｖcompは基準電圧源１４の出力電圧Ｖthとなる。

【００２６】このように本実施形態によれば、エッジ選
択信号により第２スイッチ２０を開状態又は閉状態にす
ることにより、入力信号Ｖinの上昇時又は下降時の比較
基準電圧Ｖcompを基準電圧源１４の出力電圧Ｖthにする
ことができる。

【００２７】本実施形態によるコンパレータ回路の具体
例を図３に示すが、これはあくまで具体例であって他の
回路構成でもよいことはいうまでもない。

【００２８】基準電圧源１４は、Ｄ／Ａコンバータ１４
ａとバッファ１４ｂにより構成されている。基準電圧源
１４が出力する閾値電圧Ｖthは外部からデジタル信号と
して入力される。Ｄ／Ａコンバータ１４ａは入力された
デジタル信号をアナログ信号に変換してバッファ１４ｂ
を介して出力する。

【００２９】第１スイッチ１６はｎｐｎ形トランジスタ
１６ａとｎｐｎ形トランジスタ１６ｂとにより構成され
ている。ｎｐｎ形トランジスタ１６ａのベースにはコン
パレータ１０の出力信号が入力されている。ｎｐｎ形ト
ランジスタ１６ａのコレクタは抵抗１２に接続され、ｎ
ｐｎ形トランジスタ１６ａとｎｐｎ形トランジスタ１６
ｂのエミッタは共通接続されて第１定電流源１８に接続
されている。

【００３０】第１定電流源１８は、Ｄ／Ａコンバータ１
８ａと抵抗１８ｂ、１８ｃとｎｐｎ形トランジスタ１８
ｄと抵抗１８ｅとで構成されている。Ｄ／Ａコンバータ
１８ａには定電流値を決定するための電圧値Ｖｂが外部
からデジタル信号として入力されている。抵抗１８ｂと
抵抗１８ｃは直列接続されて、正の電源電圧（＋Ｖ）と
負の電源電圧（−Ｖ）間に挿入されている。ｎｐｎ形ト
ランジスタ１８ｄは、コレクタが第１スイッチ１６のｎ
ｐｎ形トランジスタ１６ａとｎｐｎ形トランジスタ１６
ｂのエミッタに接続され、エミッタが抵抗１８ｅを介し
て負の電源電圧（−Ｖ）に接続されている。ｐｎｐ形ト
ランジスタ１８ｄのベースは、抵抗１８ｂと抵抗１８ｃ
の中間接続点を経てＤ／Ａコンバータ１８ａの出力端に
接続されている。

【００３１】第１定電流源１８が供給する電流値Ｉは、
次式 Ｉ＝（Ｖｂ−ＶBE）／Ｒｃ で示すように、Ｄ／Ａコンバータ１８ａの出力電圧Ｖｂ
からｐｎｐ形トランジスタ１８ｃのベースエミッタ間電
圧ＶBEを減じて、抵抗１８ｅの抵抗値Ｒｃで割った値と
なる。

【００３２】コンパレータ１０の出力信号がハイレベル
となると、第１スイッチ１６のｎｐｎ形トランジスタ１
６ａがオンし、第１定電流源１８のｎｐｎ形トランジス
タ１８ｄがオンして、抵抗１２に定電流Ｉを供給する。

【００３３】第２スイッチ２０はｐｎｐ形トランジスタ
２０ａとｐｎｐ形トランジスタ２０ｂとにより構成され
ている。ｐｎｐ形トランジスタ２０ａのベースには外部
からのエッジ選択信号が入力される。ｐｎｐ形トランジ
スタ２０ａのコレクタは抵抗１２に接続され、ｐｎｐ形
トランジスタ２０ａとｐｎｐ形トランジスタ２０ｂのエ
ミッタは共通接続されて第２定電流源１８に接続されて
いる。

【００３４】第２定電流源１８は、ｐｎｐ形トランジス
タ２２ａと抵抗２２ｂで構成されている。ｐｎｐ形トラ
ンジスタ２２ａは、エミッタが正の電源電圧＋Ｖに接続
され、コレクタが第２スイッチ２０の第２スイッチ２０
のｐｎｐ形トランジスタ２０ａとｐｎｐ形トランジスタ
２０ｂのエミッタに接続されている。

【００３５】エッジ選択信号がハイレベルとなると、第
２スイッチ２０のｐｎｐ形トランジスタ２０ａがオン
し、第２定電流源２２のｐｎｐ形トランジスタ２２ａが
オンして、抵抗１２に第１定電流源１８の定電流と逆方
向の定電流を供給する。

【００３６】第２定電流源２２による定電流値を第１定
電流源１８の定電流値を同じにするために、ｎｐｎ形ト
ランジスタ３０ａ、抵抗３０ｂ、ｐｎｐ形トランジスタ
３０ｃ、抵抗３０ｄによりカレントミラー回路が構成さ
れている。

【００３７】ｎｐｎ形トランジスタ３０ａは、第１定電
流源１８側に設けられ、第１定電流源１８のｎｐｎ形ト
ランジスタ１８ｄとベースが共通接続され、エミッタが
同じ抵抗値Ｒｃの抵抗３０ｂを介して負の電源電圧（−
Ｖ）に接続されている。ｐｎｐ形トランジスタ３０ｃ
は、第２定電流源２２側に設けられ、第２定電流源２２
のｐｎｐ形トランジスタ２２ａとベースが共通接続さ
れ、エミッタが同じ抵抗値Ｒｄの抵抗３０ｄを介して正
の電源電圧（＋Ｖ）に接続されている。ｎｐｎ形トラン
ジスタ３０ａのコレクタは、ｐｎｐ形トランジスタ３０
ｃのコレクタに接続されている。

【００３８】第１定電流源１８は、Ｄ／Ａコンバータ１
８ａに入力するデジタル信号により決定される定電流Ｉ
を供給するが、第２定電流源２２においても、カレント
ミラー回路により同じ値Ｉの定電流が供給される。

【００３９】ｎｐｎ形トランジスタ３０ａのエミッタに
は、ｎｐｎ形トランジスタ１８ｄのエミッタと同じ抵抗
値Ｒｃの抵抗３０ｂが接続されているので、ｎｐｎ形ト
ランジスタ３０ａにもｎｐｎ形トランジスタ１８ｄと同
じ値の電流Ｉが流れる。同じ値の電流Ｉは、第２定電流
源２２側のｐｎｐ形トランジスタ３０ｃにも流れる。

【００４０】第２定電流源２２のｐｎｐ形トランジスタ
２２ａのエミッタには、ｐｎｐ形トランジスタ３０ｃの
エミッタと同じ抵抗値Ｒｄの抵抗２２ｂが接続されてい
るので、ｐｎｐ形トランジスタ２２ａにもｐｎｐ形トラ
ンジスタ３０ｃと同じ値の電流Ｉが流れる。

【００４１】本発明は上記実施形態に限らず種々の変形
が可能である。

【００４２】上記実施形態では本発明をコンパレータや
基準電圧源や抵抗を含むコンパレータ回路として構成し
たが、抵抗１２や基準電圧源１４を外部に設けるように
してもよい。また、コンパレータ１０自体を外部に設
け、その他の回路をコンパレータ用処理回路としてもよ
い。さらに、コンパレータ用処理回路から抵抗１２や基
準電圧源１４を外部に設けるようにしてもよい。

【００４３】

【発明の効果】以上の通り、本発明によれば、比較され
る未知信号が入力される第１入力端と、比較基準の電圧
信号が入力される第２入力端とを有するコンパレータ
と、基準電圧信号を発生する基準電圧発生手段と、基準
電圧発生手段とコンパレータの第２入力端との間に挿入
された抵抗と、コンパレータの出力端から出力される比
較結果に基づいて抵抗に第１の電流を供給する第１の電
流供給手段と、選択信号に基づいて抵抗に第１の電流と
逆方向の第２の電流を供給する第２の電流供給手段とを
設けたので、入力信号の上昇時に比較するか、下降時に
比較するかによらず、ヒステリシス幅の設定値を考慮す
ることなく、閾値電圧を設定することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるコンパレータ回路を
示す図である。

【図２】本発明の一実施形態によるコンパレータ回路の
タイムチャートである。

【図３】本発明の一実施形態によるコンパレータ回路の
具体例を示す回路図である。

【図４】従来のコンパレータ回路を示す図である。

【図５】従来のコンパレータ回路のタイムチャートであ
る。

【符号の説明】

１０…コンパレータ １２…抵抗 １４…基準電圧源 １４ａ…Ｄ／Ａコンバータ １４ｂ…バッファ １６…第１スイッチ １６ａ…ｎｐｎ形トランジスタ １６ｂ…ｎｐｎ形トランジスタ １８…第１定電流源 １８ａ…Ｄ／Ａコンバータ １８ｂ…抵抗 １８ｃ…抵抗 １８ｄ…ｎｐｎ形トランジスタ １８ｅ…抵抗 ２０…第２スイッチ ２０ａ…ｐｎｐ形トランジスタ ２０ｂ…ｐｎｐ形トランジスタ ２２…第２定電流源 ２２ａ…ｐｎｐ形トランジスタ ２２ｂ…抵抗 ３０ａ…ｎｐｎ形トランジスタ ３０ｂ…抵抗 ３０ｃ…ｐｎｐ形トランジスタ ３０ｄ…抵抗３０ｄ

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Claims (4)

【特許請求の範囲】
1. 【請求項１】 比較される未知信号が入力される第１入
   力端と、比較基準の電圧信号が入力される第２入力端と
   を有するコンパレータと、 基準電圧信号を発生する基準電圧発生手段と、 前記基準電圧発生手段と前記コンパレータの前記第２入
   力端との間に挿入された抵抗と、 前記コンパレータの出力端から出力される比較結果に基
   づいて前記抵抗に第１の電流を供給する第１の電流供給
   手段と、 選択信号に基づいて前記抵抗に前記第１の電流と逆方向
   の第２の電流を供給する第２の電流供給手段とを有する
   ことを特徴とするコンパレータ回路。
2. 【請求項２】 比較される未知信号が入力される第１入
   力端と、比較基準の電圧信号が入力される第２入力端と
   を有するコンパレータと、 前記コンパレータの出力端から出力される比較結果に基
   づいて、前記コンパレータの前記第２入力端に接続され
   る抵抗に第１の電流を供給する第１の電流供給手段と、 選択信号に基づいて前記抵抗に前記第１の電流と逆方向
   の第２の電流を供給する第２の電流供給手段とを有する
   ことを特徴とするコンパレータ回路。
3. 【請求項３】 比較される未知信号が入力される第１入
   力端と、比較基準の電圧信号が入力される第２入力端と
   を有するコンパレータに設けられるコンパレータ用処理
   回路において、 基準電圧信号を発生する基準電圧発生手段と、 前記基準電圧発生手段と前記コンパレータの前記第２入
   力端との間に挿入される抵抗と、 前記コンパレータの出力端から出力される比較結果に基
   づいて前記抵抗に第１の電流を供給する第１の電流供給
   手段と、 選択信号に基づいて前記抵抗に前記第１の電流と逆方向
   の第２の電流を供給する第２の電流供給手段とを有する
   ことを特徴とするコンパレータ用処理回路。
4. 【請求項４】 比較される未知信号が入力される第１入
   力端と、比較基準の電圧信号が入力される第２入力端と
   を有するコンパレータに設けられるコンパレータ用処理
   回路において、 前記コンパレータの出力端から出力される比較結果に基
   づいて、前記コンパレータの前記第２入力端に接続され
   る抵抗に第１の電流を供給する第１の電流供給手段と、 選択信号に基づいて前記抵抗に前記第１の電流と逆方向
   の第２の電流を供給する第２の電流供給手段とを有する
   ことを特徴とするコンパレータ用処理回路。