JP2885848B2 - ヒステリシス回路 - Google Patents
ヒステリシス回路Info
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- JP2885848B2 JP2885848B2 JP1268409A JP26840989A JP2885848B2 JP 2885848 B2 JP2885848 B2 JP 2885848B2 JP 1268409 A JP1268409 A JP 1268409A JP 26840989 A JP26840989 A JP 26840989A JP 2885848 B2 JP2885848 B2 JP 2885848B2
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- comparison circuit
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Description
【発明の詳細な説明】 〔発明の対象技術分野〕 この発明は基準電圧と入力電圧との間にヒステリシス
を有するヒステリシス回路に関する。
を有するヒステリシス回路に関する。
従来この種のヒステリシス回路は第４図に示すように
構成される。すなわちトランジスタQ1,Q2,Q4,Q5と、定
流電源１と、たがいに直列に接続された分圧抵抗R1,R2,
R3からなる基準電圧発生回路により電圧比較回路が形成
される。そして抵抗R3と並列にトランジスタQ3のコレク
タ−エミツタを接続し、そのベースをトランジスタQ5の
コレクタに接続している。これによつてヒステリシス回
路が形成される。
構成される。すなわちトランジスタQ1,Q2,Q4,Q5と、定
流電源１と、たがいに直列に接続された分圧抵抗R1,R2,
R3からなる基準電圧発生回路により電圧比較回路が形成
される。そして抵抗R3と並列にトランジスタQ3のコレク
タ−エミツタを接続し、そのベースをトランジスタQ5の
コレクタに接続している。これによつてヒステリシス回
路が形成される。
そして電圧比較回路の一方の入力端子ａの電位を
VRF、その他方の入力端子ｂの電位をVINとするとき、こ
の他方の入力端子の電位が一方の入力端子の電位VRFよ
りも低いとき、トランジスタQ2はオフ状態であるためト
ランジスタQ4,Q5,Q3もオフである。このとき一方の入力
端子ａの電位すなわち基準電圧VRFは電源電圧すなわち
ｄ点の電位をVCCとすると、 また電圧比較回路の他方の入力端子ｂの電位VINが一
方の入力端子ａの電位VRFより高いときにはトランジス
タQ1はオフ、トランジスタQ2はオンしているから、トラ
ンジスタQ4,Q5,Q3はオン状態にある。このときトランジ
スタQ3のコレクタ−エミツタ間の電圧をVCEONとすれば
基準電圧VRF2は となる。
VRF、その他方の入力端子ｂの電位をVINとするとき、こ
の他方の入力端子の電位が一方の入力端子の電位VRFよ
りも低いとき、トランジスタQ2はオフ状態であるためト
ランジスタQ4,Q5,Q3もオフである。このとき一方の入力
端子ａの電位すなわち基準電圧VRFは電源電圧すなわち
ｄ点の電位をVCCとすると、 また電圧比較回路の他方の入力端子ｂの電位VINが一
方の入力端子ａの電位VRFより高いときにはトランジス
タQ1はオフ、トランジスタQ2はオンしているから、トラ
ンジスタQ4,Q5,Q3はオン状態にある。このときトランジ
スタQ3のコレクタ−エミツタ間の電圧をVCEONとすれば
基準電圧VRF2は となる。
これによつて電圧比較回路の一方の入力端子ａの電圧
すなわち基準電圧VRFと他方の入力端子ｂの電圧すなわ
ち入力電圧VINとの関係は第５図に示すようになり、そ
のヒステリシスの幅は となる。
すなわち基準電圧VRFと他方の入力端子ｂの電圧すなわ
ち入力電圧VINとの関係は第５図に示すようになり、そ
のヒステリシスの幅は となる。
ここでVCEONはトランジスタQ3の飽和領域での動作な
ので種々の要因によりばらつくと考えられる。このため
ヒステリシス幅を小さくしたいとき、トランジスタQ3の
オン時の電圧VCEONの値のばらつき幅をさほど小さくす
ることはできないので、ヒステリシス幅を小さくするこ
とはできない。
ので種々の要因によりばらつくと考えられる。このため
ヒステリシス幅を小さくしたいとき、トランジスタQ3の
オン時の電圧VCEONの値のばらつき幅をさほど小さくす
ることはできないので、ヒステリシス幅を小さくするこ
とはできない。
この発明はこのような従来の問題点にかんがみ、ヒス
テリシスを発生させる回路において電圧発生回路が作る
基準電圧の変化がスイツチング素子の特性の影響を受け
ないようにすることを目的とする。
テリシスを発生させる回路において電圧発生回路が作る
基準電圧の変化がスイツチング素子の特性の影響を受け
ないようにすることを目的とする。
この発明はその目的を達成するために、電圧比較回路
の一方に接続された基準電圧発生回路が作る基準電圧
が、電圧比較回路の他方の入力端に印加された電圧によ
り変化するようにするとともに、その変化電圧がスイツ
チング素子の特性の影響を受けないようにしたものであ
る。
の一方に接続された基準電圧発生回路が作る基準電圧
が、電圧比較回路の他方の入力端に印加された電圧によ
り変化するようにするとともに、その変化電圧がスイツ
チング素子の特性の影響を受けないようにしたものであ
る。
以下図によつてこの発明の実施例について説明する。
すなわち第１図において電圧比較回路は第４図に示す
ものと同様にトランジスタQ1,Q2,Q4,Q5と第１の定電流
回路１により構成される。そしてトランジスタQ1のコレ
クタは電源の一方の端子ｄに、またそのエミツタは第１
の定電流源１に接続される。さらにそのベースすなわち
電圧比較回路の一方の入力端は基準電圧発生回路に接続
される。この基準電圧発生回路は電源端子d,e間に接続
された分圧抵抗すなわち第１の抵抗R1,第２の抵抗R2,第
３の抵抗R3の直列回路により形成される。トランジスタ
Q2のコレクタはトランジスタQ4のコレクタおよびベース
に接続され、さらにこのトランジスタのエミツタは電源
の一方の端子ｄに接続される。そしてトランジスタQ2の
エミツタは第１の定電流源１に接続される。またそのベ
ースは電圧比較回路の入力端ｂに接続される。トランジ
スタQ5のエミツタは電源の一方の端子ｄに接続され、そ
のベースはトランジスタQ4のベースすなわちトランジス
タQ2のコレクタに接続される。これによつてトランジス
タQ4とトランジスタQ5とは１つのミラー回路を構成し、
このミラー回路は電圧比較回路の他方の入力端子ｂに対
する出力端を形成する。第２の抵抗R2と第３の抵抗R3と
の接続点ｃと電源の他方の端子ｅすなわち共通端子間に
は第１のスイツチングトランジスタQ3のコレクタ−エミ
ツタが接続され、そのベースはトランジスタQ5のコレク
タに接続される。また第３の抵抗R3すなわち基準電圧発
生回路と電源の他方の端子ｅ間には第２のスイツチング
トランジスタQ6のコレクタ−エミツタが接続され、その
ベースは第２の定電流源２を介して電源の一方の端子ｄ
に接続される。
ものと同様にトランジスタQ1,Q2,Q4,Q5と第１の定電流
回路１により構成される。そしてトランジスタQ1のコレ
クタは電源の一方の端子ｄに、またそのエミツタは第１
の定電流源１に接続される。さらにそのベースすなわち
電圧比較回路の一方の入力端は基準電圧発生回路に接続
される。この基準電圧発生回路は電源端子d,e間に接続
された分圧抵抗すなわち第１の抵抗R1,第２の抵抗R2,第
３の抵抗R3の直列回路により形成される。トランジスタ
Q2のコレクタはトランジスタQ4のコレクタおよびベース
に接続され、さらにこのトランジスタのエミツタは電源
の一方の端子ｄに接続される。そしてトランジスタQ2の
エミツタは第１の定電流源１に接続される。またそのベ
ースは電圧比較回路の入力端ｂに接続される。トランジ
スタQ5のエミツタは電源の一方の端子ｄに接続され、そ
のベースはトランジスタQ4のベースすなわちトランジス
タQ2のコレクタに接続される。これによつてトランジス
タQ4とトランジスタQ5とは１つのミラー回路を構成し、
このミラー回路は電圧比較回路の他方の入力端子ｂに対
する出力端を形成する。第２の抵抗R2と第３の抵抗R3と
の接続点ｃと電源の他方の端子ｅすなわち共通端子間に
は第１のスイツチングトランジスタQ3のコレクタ−エミ
ツタが接続され、そのベースはトランジスタQ5のコレク
タに接続される。また第３の抵抗R3すなわち基準電圧発
生回路と電源の他方の端子ｅ間には第２のスイツチング
トランジスタQ6のコレクタ−エミツタが接続され、その
ベースは第２の定電流源２を介して電源の一方の端子ｄ
に接続される。
上記構成において電源電圧をVCC、電圧比較回路の一
方の入力端子ａの入力電圧をVRF、電圧比較回路の他方
の入力端子ｂの入力電圧をVIN、スイツチングトランジ
スタQ6のオン電圧をVCE6、スイツチングトランジスタQ3
のオン電圧をVCE3とすれば、VINがVRFより低いときのV
RFの値VRF1は またVINがVRFより高いときのVRFの値VRF2は よつてそのヒステリシス幅は ここでスイツチングトランジスタQ3とスイツチングトラ
ンジスタQ6は同じベース電流で駆動されているからVCE6
＝VCE3となり、 よつて通常VCC≫VCE3であるから、スイツチングトラン
ジスタQ3のオン電圧の変動がヒステリシス幅に及ぼす影
響はほとんど無視できる。
方の入力端子ａの入力電圧をVRF、電圧比較回路の他方
の入力端子ｂの入力電圧をVIN、スイツチングトランジ
スタQ6のオン電圧をVCE6、スイツチングトランジスタQ3
のオン電圧をVCE3とすれば、VINがVRFより低いときのV
RFの値VRF1は またVINがVRFより高いときのVRFの値VRF2は よつてそのヒステリシス幅は ここでスイツチングトランジスタQ3とスイツチングトラ
ンジスタQ6は同じベース電流で駆動されているからVCE6
＝VCE3となり、 よつて通常VCC≫VCE3であるから、スイツチングトラン
ジスタQ3のオン電圧の変動がヒステリシス幅に及ぼす影
響はほとんど無視できる。
第２図はこの発明の他の実施例を示すもので、第１図
と異なる点はトランジスタQ1のコレクタがトランジスタ
Q7,Q8からなるミラー回路に接続されていることであ
る。すなわち電源の一方の端子ｄにトランジスタQ7,Q8
のエミツタが接続され、それらのベースは共通にされ、
トランジスタQ7のコレクタとともにトランジスタQ1のコ
レクタに接続される。これによつてこのミラー回路は電
圧比較回路の一方の入力端子ａに対応する一方の出力端
を形成する。そしてトランジスタQ8のコレクタは第２の
スイツチングトランジスタQ6のベースに接続される。
と異なる点はトランジスタQ1のコレクタがトランジスタ
Q7,Q8からなるミラー回路に接続されていることであ
る。すなわち電源の一方の端子ｄにトランジスタQ7,Q8
のエミツタが接続され、それらのベースは共通にされ、
トランジスタQ7のコレクタとともにトランジスタQ1のコ
レクタに接続される。これによつてこのミラー回路は電
圧比較回路の一方の入力端子ａに対応する一方の出力端
を形成する。そしてトランジスタQ8のコレクタは第２の
スイツチングトランジスタQ6のベースに接続される。
この図においては電圧比較回路の一方の入力端ａが他
方の入力端ｂよりも高いときにトランジスタQ1,Q7,Q8が
オンとなるので第２のスイツチングトランジスタQ6もオ
ンとなる。このとき第１のスイツチングトランジスタQ3
はオフである。
方の入力端ｂよりも高いときにトランジスタQ1,Q7,Q8が
オンとなるので第２のスイツチングトランジスタQ6もオ
ンとなる。このとき第１のスイツチングトランジスタQ3
はオフである。
また電圧比較回路の一方の入力端子ａが他方の入力端
ｂよりも低いときにはトランジスタQ2,Q4,Q5がオンとな
るので第１のスイツチングトランジスタQ3はオンとな
る。このとき第２のスイツチングトランジスタQ6はオフ
である。
ｂよりも低いときにはトランジスタQ2,Q4,Q5がオンとな
るので第１のスイツチングトランジスタQ3はオンとな
る。このとき第２のスイツチングトランジスタQ6はオフ
である。
要するに第１のスイツチングトランジスタQ3がオンの
とき、第２のスイツチングトランジスタQ6はオンでもオ
フでも差支えないのでオフさせ、第１のスイツチングト
ランジスタQ3がオフのときだけ第２のトランジスタQ6が
オンするようにしてある。
とき、第２のスイツチングトランジスタQ6はオンでもオ
フでも差支えないのでオフさせ、第１のスイツチングト
ランジスタQ3がオフのときだけ第２のトランジスタQ6が
オンするようにしてある。
第３図に示すものはトランジスタQ7,Q8からなるミラ
ー回路をトランジスタQ1から独立させたもので、トラン
ジスタQ7のコレクタはトランジスタQ9のコレクタに、か
つこのトランジスタのエミツタは電源の他方の端子ｅに
接続される。トランジスタQ9のベースはトランジスタQ
10およびトランジスタQ11のベースに接続される。トラ
ンジスタQ10のコレクタはトランジスタQ1,Q2のベースに
接続され、そのエミツタは電源の他方の端子ｅに接続さ
れる。トランジスタQ11のコレクタはそのベースととも
に定電流源１を介して電源の一方の端子ｄに接続され
る。またそのエミツタは電源の他方の端子ｅに接続され
る。
ー回路をトランジスタQ1から独立させたもので、トラン
ジスタQ7のコレクタはトランジスタQ9のコレクタに、か
つこのトランジスタのエミツタは電源の他方の端子ｅに
接続される。トランジスタQ9のベースはトランジスタQ
10およびトランジスタQ11のベースに接続される。トラ
ンジスタQ10のコレクタはトランジスタQ1,Q2のベースに
接続され、そのエミツタは電源の他方の端子ｅに接続さ
れる。トランジスタQ11のコレクタはそのベースととも
に定電流源１を介して電源の一方の端子ｄに接続され
る。またそのエミツタは電源の他方の端子ｅに接続され
る。
この図においては定電流源２によつてトランジスタ
Q9,Q10,Q11,Q7,Q8は常時オンであり、したがつてスイツ
チングトランジスタQ6もオンである。そして電圧比較回
路の一方の端子ａがその他方の端子ｂより高いときには
スイツチングトランジスタQ3はオフであるが、電圧比較
回路の他方の端子ｂがその一方の端子ａよりも高くなる
とスイツチングトランジスタQ3がオンとなる。したがつ
てこのスイツチングトランジスタのオン状態においては
このトランジスタとスイツチングトランジスタQ6のベー
ス電流はほぼ等しくなる。
Q9,Q10,Q11,Q7,Q8は常時オンであり、したがつてスイツ
チングトランジスタQ6もオンである。そして電圧比較回
路の一方の端子ａがその他方の端子ｂより高いときには
スイツチングトランジスタQ3はオフであるが、電圧比較
回路の他方の端子ｂがその一方の端子ａよりも高くなる
とスイツチングトランジスタQ3がオンとなる。したがつ
てこのスイツチングトランジスタのオン状態においては
このトランジスタとスイツチングトランジスタQ6のベー
ス電流はほぼ等しくなる。
この発明は上述のように基準電圧発生回路のたがいに
異なる電位の点と電源の共通端子との間に接続される少
なくとも２つのスイツチング素子を接続し、電圧比較回
路の一方の入力端子の電圧がその他方の入力端子の電圧
よりも高いときに一方のスイツチング素子をオフさせる
とともに、他方のスイツチング素子をオンさせるように
しているので、基準電圧発生回路の作る基準電圧がスイ
ツチング素子の特性の影響を受けない効果がある。
異なる電位の点と電源の共通端子との間に接続される少
なくとも２つのスイツチング素子を接続し、電圧比較回
路の一方の入力端子の電圧がその他方の入力端子の電圧
よりも高いときに一方のスイツチング素子をオフさせる
とともに、他方のスイツチング素子をオンさせるように
しているので、基準電圧発生回路の作る基準電圧がスイ
ツチング素子の特性の影響を受けない効果がある。
第１図はこの発明におけるヒステリシス回路の第１実施
例を示す回路図、第２図はこの発明の第２実施例を示す
回路図、第３図はこの発明の第３実施例を示す回路図、
第４図は従来のヒステリシス回路を示す回路図、第５図
は基準電圧と入力電圧との関係を示す回路図である。 １……定電流源、２……定電流源、R1,R2,R3……抵抗、
Q1,Q2,Q4,Q5,Q7,Q8,Q9,Q10,Q11……トランジスタ、Q3…
…第１のスイツチングトランジスタ、Q6……第２のスイ
ツチングトランジスタ。
例を示す回路図、第２図はこの発明の第２実施例を示す
回路図、第３図はこの発明の第３実施例を示す回路図、
第４図は従来のヒステリシス回路を示す回路図、第５図
は基準電圧と入力電圧との関係を示す回路図である。 １……定電流源、２……定電流源、R1,R2,R3……抵抗、
Q1,Q2,Q4,Q5,Q7,Q8,Q9,Q10,Q11……トランジスタ、Q3…
…第１のスイツチングトランジスタ、Q6……第２のスイ
ツチングトランジスタ。
Claims (5)
- 【請求項１】２つの入力端子（ａ），（ｂ）に印加され
る入力電圧を比較してその条件により出力を発生する電
圧比較回路と、電源電圧を分圧する分圧抵抗によって構
成され、所定の基準電圧を発生する基準電圧発生回路
と、この基準電圧発生回路の互いに異なる電位の点と電
源の共通端子との間に接続された少なくとも２つのスイ
ッチング素子（SW1），（SW2）から構成され、上記電圧
比較回路の一方の入力端子（ａ）は上記基準電圧発生回
路が発生する基準電圧を入力とし、上記電圧比較回路の
他方の入力端子（ｂ）に印加された電圧により上記電圧
比較回路の出力を変化させるとともに、上記電圧比較回
路の他方の入力端子（ｂ）の電圧がその一方の入力端子
（ａ）の電圧よりも高いときは一方のスイッチング素子
（SW1）はオン、他方のスイッチング素子（SW2）をオフ
し、逆に他方の入力端子（ｂ）の電圧がその一方の入力
端子（ａ）の電圧よりも低いときは一方のスイッチング
素子（SW1）をオフさせるとともに他方のスイッチング
素子（SW2）をオンさせることを特徴とするヒステリシ
ス回路。 - 【請求項２】２つの入力端子（ａ），（ｂ）に印加され
る入力電圧を比較してその条件により出力を発生する電
圧比較回路と、上記電圧比較回路の一方の入力端子
（ａ）と電源の一方の入力端子（ｂ）との間に抵抗を接
続し、上記電圧比較回路の一方の入力端子（ａ）と上記
の電源の共通端子（ｅ）との間に分圧抵抗を接続し、上
記電圧比較回路の一方の入力端子（ａ）に基準電圧を発
生させる基準電圧発生回路と、上記分圧抵抗の互いに異
なる電位の点と電源の共通端子（ｅ）との間にそれぞれ
のコレクタ−エミッタを接続した第１と第２の少なくと
も２つのスイッチングトランジスタ（Q3），（Q6）から
構成され、上記電圧比較回路の他方の入力端子（ｂ）の
電圧が一方の入力端子（ａ）に比べて大きくなったとき
に、上記一方のスイッチングトランジスタ（Q3）をオン
させるように上記電圧比較回路の出力をスイッチングト
ランジスタ（Q3）のベースに接続し、かつ他方のスイッ
チングトランジスタ（Q6）のベースを定電流源（２）に
接続したことを特徴とするヒステリシス回路。 - 【請求項３】請求項２において電圧比較回路は、他方の
入力端子（ｂ）が一方の入力端子（ａ）に比べて大きく
なったときに電流が流れるように構成された一対のトラ
ンジスタ（Q4），（Q5）からなるミラー回路を介して電
流が出力され、それにより前記一方のスイッチングトラ
ンジスタ（Q3）をオンさせることを特徴としたヒステリ
シス回路。 - 【請求項４】２つの入力端子（ａ），（ｂ）に印加され
る入力電圧を比較してその条件により出力を発生する電
圧比較回路と、上記電圧比較回路の一方の入力端子
（ａ）と電源の一方の入力端子（ｂ）との間に抵抗を接
続し、上記電圧比較回路の一方の入力端子（ａ）と上記
の電源の共通端子（ｅ）との間に分圧抵抗を接続し、上
記電圧比較回路の一方の入力端子（ａ）に基準電圧を発
生させる基準電圧発生回路と、上記分圧抵抗の互いに異
なる電位の点と電源の共通端子（ｅ）との間にそれぞれ
のコレクタ−エミッタを接続した第１と第２の少なくと
も２つのスイッチングトランジスタ（Q3）、（Q6）から
構成され、上記電圧比較回路の他方の入力端子（ｂ）の
電圧が一方の入力端子（ａ）に比べて大きくなったとき
に電流が流れるように構成された一対のトランジスタ
（Q4）、（Q5）からなるミラー回路を一方のスイッチン
グトランジスタ（Q3）のベースに接続し、上記電圧比較
回路の他方の入力端子（ｂ）の電圧が一方の入力端子
（ａ）に比べて小さくなったときに電流が流れるように
構成された一対のトランジスタ（Q7）、（Q8）からなる
ミラー回路を一方のスイッチングトランジスタ（Q6）の
ベースに接続したことを特徴としたヒステリシス回路。 - 【請求項５】２つの入力端子（ａ），（ｂ）に印加され
る入力電圧を比較してその条件により出力を発生する電
圧比較回路と、上記電圧比較回路の一方の入力端子
（ａ）と電源の一方の入力端子（ｂ）との間に抵抗を接
続し、上記電圧比較回路の一方の入力端子（ａ）と上記
の電源の共通端子（ｅ）との間に分圧抵抗を接続し、上
記電圧比較回路の一方の入力端子（ａ）に基準電圧を発
生させる基準電圧発生回路と、上記分圧抵抗の互いに異
なる電位の点と電源の共通端子（ｅ）との間にそれぞれ
のコレクタ−エミッタを接続した第１と第２の少なくと
も２つのスイッチングトランジスタ（Q3）、（Q6）から
構成され、上記電圧比較回路の他方の入力端子（ｂ）の
電圧が一方の入力端子（ａ）に比べて大きくなったとき
に電流が流れるように構成された一対のトランジスタ
（Q4）、（Q5）からなるミラー回路を一方のスイッチン
グトランジスタ（Q3）のベースに接続し、かつその他方
のスイッチングトランジスタ（Q6）のベースを少なくと
も一対のトランジスタ（Q7）、（Q8）からなるミラー回
路に接続し、このミラー回路を定電流源（１）に接続し
たことを特徴とするヒステリシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268409A JP2885848B2 (ja) | 1989-10-16 | 1989-10-16 | ヒステリシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268409A JP2885848B2 (ja) | 1989-10-16 | 1989-10-16 | ヒステリシス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129917A JPH03129917A (ja) | 1991-06-03 |
| JP2885848B2 true JP2885848B2 (ja) | 1999-04-26 |
Family
ID=17458079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268409A Expired - Lifetime JP2885848B2 (ja) | 1989-10-16 | 1989-10-16 | ヒステリシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885848B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4801216B1 (ja) * | 2010-11-29 | 2011-10-26 | 福代 釜須 | 筆記具用ルーペ |
-
1989
- 1989-10-16 JP JP1268409A patent/JP2885848B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03129917A (ja) | 1991-06-03 |
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