JPH0296411A - カレントミラー回路 - Google Patents
カレントミラー回路Info
- Publication number
- JPH0296411A JPH0296411A JP63248181A JP24818188A JPH0296411A JP H0296411 A JPH0296411 A JP H0296411A JP 63248181 A JP63248181 A JP 63248181A JP 24818188 A JP24818188 A JP 24818188A JP H0296411 A JPH0296411 A JP H0296411A
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- JP
- Japan
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- transistor
- current mirror
- terminal
- input terminal
- resistor
- Prior art date
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- 229920006395 saturated elastomer Polymers 0.000 abstract description 4
- 239000000969 carrier Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバイポーラ回路を有する集積回路に用いられる
カレントミラーに関するものである。
カレントミラーに関するものである。
従来の技術
従来から、カレントミラー回路をオン、オフさせるため
に第３図のような回路が用いられる。
に第３図のような回路が用いられる。
第３図に於いてＮＰＮトランジスタ１１〜１３および抵
抗１４．１５はカレントミラー回路を構成し、１６はカ
レントミラー回路をオン、オフさせるための制御用トラ
ンジスタ、１７は電流制限用抵抗、１９は制御電圧入力
端子、２０は基準電流入力端子、２１は電流出力端子で
ある。制御電圧入力端子１９に制御電圧を加えトランジ
スタ１６をオンさせると基準電流入力端子２０の電位が
さがり、基準電流源１８からの電流はほとんどトランジ
スタ１６を流れるとともにカレントミラー回路が停止す
る。
抗１４．１５はカレントミラー回路を構成し、１６はカ
レントミラー回路をオン、オフさせるための制御用トラ
ンジスタ、１７は電流制限用抵抗、１９は制御電圧入力
端子、２０は基準電流入力端子、２１は電流出力端子で
ある。制御電圧入力端子１９に制御電圧を加えトランジ
スタ１６をオンさせると基準電流入力端子２０の電位が
さがり、基準電流源１８からの電流はほとんどトランジ
スタ１６を流れるとともにカレントミラー回路が停止す
る。
発明が解決しようとする課題
しかし、前記第３図に示された従来の回路ではカレント
ミラー回路を停止させるために、制御電圧入力端子に制
御電圧Ｅを加えてトランジスタ１６をオンさせるが、こ
の時トランジスタ１６は飽和状態になりベースへの少数
キャリア注入量が非飽和状態よりも増えるため、次にト
ランジスタ１６をオフさせる時、トランジスタがオン状
態からオフ状態になるまでの時間が第４図の様に長くな
り、スイッチング速度が遅くなるという問題点がある。
ミラー回路を停止させるために、制御電圧入力端子に制
御電圧Ｅを加えてトランジスタ１６をオンさせるが、こ
の時トランジスタ１６は飽和状態になりベースへの少数
キャリア注入量が非飽和状態よりも増えるため、次にト
ランジスタ１６をオフさせる時、トランジスタがオン状
態からオフ状態になるまでの時間が第４図の様に長くな
り、スイッチング速度が遅くなるという問題点がある。
これは、トランジスタ１６がオン状態の時にベースへ注
入された少数キャリアの量が多（、制御電圧Ｅが零にな
ってもしばらくの間トランジスタ１６のベース領域に少
数キャリアが残り、この少数キャリアによりトランジス
タ１６をオンしつづけるためであり、この少数キャリア
はトランジスタ１６のベースからエミッタを通り、また
抵抗１７を通り電源Ｖ２へ放電するため、抵抗１７を取
り除けば少数キャリアの放電が容易になり、前記ターン
オフ時間は短かくなるが、抵抗１７は制御電圧入力端子
１９に制御電圧Ｅを加えた時、トランジスタ１６のベー
スに流れる電流を制限する役目があるため取り除（事は
できない。
入された少数キャリアの量が多（、制御電圧Ｅが零にな
ってもしばらくの間トランジスタ１６のベース領域に少
数キャリアが残り、この少数キャリアによりトランジス
タ１６をオンしつづけるためであり、この少数キャリア
はトランジスタ１６のベースからエミッタを通り、また
抵抗１７を通り電源Ｖ２へ放電するため、抵抗１７を取
り除けば少数キャリアの放電が容易になり、前記ターン
オフ時間は短かくなるが、抵抗１７は制御電圧入力端子
１９に制御電圧Ｅを加えた時、トランジスタ１６のベー
スに流れる電流を制限する役目があるため取り除（事は
できない。
課題を解決するための手段
本発明は、同極性の第１．第２のトランジスタのベース
と前記第１．第２のトランジスタと同極性の第３のトラ
ンジスタのエミッタとを接続し、第３のトランジスタの
コレクタは第１の電源に接続され、前記第１のトランジ
スタのエミッタは第１の抵抗の一端に接続され、前記第
１の抵抗の他端は第２の電源に接続され、前記第２のト
ランジスタのエミッタは第２の抵抗の一端に接続され、
前記第２の抵抗の他端は前記第２の電源に接続され、前
記第１．第２．第３のトランジスタとは逆極性の第４の
トランジスタのコレクタを前記第２の電源に接続し、前
記第４のトランジスタのエミッタと前記第３のトランジ
スタのベースと前記第２のトランジスタのコレクタとを
基準電流入力端子に接続し、前記第１の電源と前記基準
電流入力端子との間に基準電流源を接続し、前記第１の
トランジスタのコレクタは電流出力端子に接続し、前記
第４のトランジスタのベースは、制御電圧入力端子に接
続したものである。
と前記第１．第２のトランジスタと同極性の第３のトラ
ンジスタのエミッタとを接続し、第３のトランジスタの
コレクタは第１の電源に接続され、前記第１のトランジ
スタのエミッタは第１の抵抗の一端に接続され、前記第
１の抵抗の他端は第２の電源に接続され、前記第２のト
ランジスタのエミッタは第２の抵抗の一端に接続され、
前記第２の抵抗の他端は前記第２の電源に接続され、前
記第１．第２．第３のトランジスタとは逆極性の第４の
トランジスタのコレクタを前記第２の電源に接続し、前
記第４のトランジスタのエミッタと前記第３のトランジ
スタのベースと前記第２のトランジスタのコレクタとを
基準電流入力端子に接続し、前記第１の電源と前記基準
電流入力端子との間に基準電流源を接続し、前記第１の
トランジスタのコレクタは電流出力端子に接続し、前記
第４のトランジスタのベースは、制御電圧入力端子に接
続したものである。
作用
このようにすれば、基準電流入力端子の電位を制御し、
第１．第２．第３のトランジスタと第１、第２の抵抗で
構成されるカレントミラーの動作、停止を制御する事が
でき、しかもカレントミラーの動作、停止を制御する第
４のトランジスタは従来のように飽和することがないた
め、ターンオフ時間が短かくなり、従来よりも高速でス
イッチングする事ができる。
第１．第２．第３のトランジスタと第１、第２の抵抗で
構成されるカレントミラーの動作、停止を制御する事が
でき、しかもカレントミラーの動作、停止を制御する第
４のトランジスタは従来のように飽和することがないた
め、ターンオフ時間が短かくなり、従来よりも高速でス
イッチングする事ができる。
実施例
第１図は本発明の実施例に於けるカレントミラー回路を
示すものである。１〜３はそれぞれ第１〜第３のトラン
ジスタ、４，５はそれぞれ第１゜第２の抵抗、６は第４
のトランジスタ、７は基準電流源、８は制御電圧入力端
子、９は基準電流入力端子、１０は電流出力端子である
。以下第１図に従って動作を説明する。
示すものである。１〜３はそれぞれ第１〜第３のトラン
ジスタ、４，５はそれぞれ第１゜第２の抵抗、６は第４
のトランジスタ、７は基準電流源、８は制御電圧入力端
子、９は基準電流入力端子、１０は電流出力端子である
。以下第１図に従って動作を説明する。
第４のトランジスタ６がオフの時、第１〜第３のトラン
ジスタと第１．第２の抵抗で構成されるカレントミラー
は動作している。この時の端子９の電位はほぼ２ＶＢＢ
と第２の抵抗に発生する電圧の和となり、この電位より
も端子９の電位を高（すれば第４のトランジスタをオフ
できる。
ジスタと第１．第２の抵抗で構成されるカレントミラー
は動作している。この時の端子９の電位はほぼ２ＶＢＢ
と第２の抵抗に発生する電圧の和となり、この電位より
も端子９の電位を高（すれば第４のトランジスタをオフ
できる。
次に、端子８を電源ｖ２に接続すると、端子９の電位は
Ｉ ＶＢ２となり第２．第３のトランジスタはオフし、
続いて第１のトランジスタもオフし、カレントミラーは
停止する。
Ｉ ＶＢ２となり第２．第３のトランジスタはオフし、
続いて第１のトランジスタもオフし、カレントミラーは
停止する。
このようにして、カレントミラーをオン、オフさせるこ
とができるが、とくに、端子８をＶ２に接続したとき、
カレントミラーがオンしていると、第４のトランジスタ
６はベースとコレクタの電位が等しくなるので飽和しな
い。したがって、第２図で示されるようにトランジスタ
がオンからオフ状態にうつる時の時間は第４図で示され
る従来のものよりも短かくなり、その結果カレントミラ
ーのスイッチング速度が高速になる。
とができるが、とくに、端子８をＶ２に接続したとき、
カレントミラーがオンしていると、第４のトランジスタ
６はベースとコレクタの電位が等しくなるので飽和しな
い。したがって、第２図で示されるようにトランジスタ
がオンからオフ状態にうつる時の時間は第４図で示され
る従来のものよりも短かくなり、その結果カレントミラ
ーのスイッチング速度が高速になる。
発明の効果
本発明によれば、従来のカレントミラーをオン、オフす
る回路に比べ、回路の若干の変更により、カレントミラ
ーを高速でスイッチングできるようになる。これによっ
て、集積回路の機能を素子数を増やさずに向上させる事
ができ、集積回路の高速化に最適である。
る回路に比べ、回路の若干の変更により、カレントミラ
ーを高速でスイッチングできるようになる。これによっ
て、集積回路の機能を素子数を増やさずに向上させる事
ができ、集積回路の高速化に最適である。
第１図は本発明によるカレントミラー回路の実施例を示
す回路図、第２図はそのスイッチング特性を示す波形図
、第３図は従来のカレントミラー回路を示す回路図、第
４図は同従来例回路のスイッチング特性を示す波形図で
ある。 １〜３・・・・・・第１〜第３のトランジスタ、４〜５
・・・・・・第１．第２の抵抗、６・・・・・・第４の
トランジスタ、７・・・・・・基準電流源、８・・・・
・・制御電圧入力端子、９・・・・・・基準電流入力端
子、１０・・・・・・電流出力端子。 第１図 第 図 ｃ 第 図 第 図 ＊７ｖ′！ ｔ １−一第ｔのトランジスタ ２゛−第２のトランジスタ ３゛−第３のトランジスタ ４“−第１の才氏坑 ５−・・第２の７ｒｘ−抗 ６−゛−第４のトランジスタ アー基準電流源 ８−・−制御電五へカ＠子 ９〜基導電５Ｌ入２１立酪子 ｔｏ−電流巴を端子 時間
す回路図、第２図はそのスイッチング特性を示す波形図
、第３図は従来のカレントミラー回路を示す回路図、第
４図は同従来例回路のスイッチング特性を示す波形図で
ある。 １〜３・・・・・・第１〜第３のトランジスタ、４〜５
・・・・・・第１．第２の抵抗、６・・・・・・第４の
トランジスタ、７・・・・・・基準電流源、８・・・・
・・制御電圧入力端子、９・・・・・・基準電流入力端
子、１０・・・・・・電流出力端子。 第１図 第 図 ｃ 第 図 第 図 ＊７ｖ′！ ｔ １−一第ｔのトランジスタ ２゛−第２のトランジスタ ３゛−第３のトランジスタ ４“−第１の才氏坑 ５−・・第２の７ｒｘ−抗 ６−゛−第４のトランジスタ アー基準電流源 ８−・−制御電五へカ＠子 ９〜基導電５Ｌ入２１立酪子 ｔｏ−電流巴を端子 時間
Claims (1)
- 同極性の第１、第２のトランジスタの各ベースと前記第
１、第２のトランジスタと同極性の第３のトランジスタ
のエミッタとを共通接続し、前記第３のトランジスタの
コレクタは第１の電源に接続され、前記第１のトランジ
スタのエミッタは第１の抵抗の一端に、前記第１の抵抗
の他端は第２の電源におのおの接続され、前記第２のト
ランジスタのエミッタは第２の抵抗の一端に、前記第２
の抵抗の他端は前記第２の電源におのおの接続され、前
記第１、第２、第３のトランジスタとは逆極性の第４の
トランジスタのコレクタを前記第２の電源に接続し、前
記第４のトランジスタのエミッタと前記第３のトランジ
スタのベースと前記第２のトランジスタのコレクタとを
基準電流入力端子に接続し、前記第１の電源と前記基準
電流入力端子との間に基準電流源を接続し、前記第１の
トランジスタのコレクタは電流出力端子に接続し、前記
第４のトランジスタのベースは、制御電圧入力端子に接
続したことを特徴とするカレントミラー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248181A JP2586601B2 (ja) | 1988-09-30 | 1988-09-30 | カレントミラー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248181A JP2586601B2 (ja) | 1988-09-30 | 1988-09-30 | カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0296411A true JPH0296411A (ja) | 1990-04-09 |
| JP2586601B2 JP2586601B2 (ja) | 1997-03-05 |
Family
ID=17174404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63248181A Expired - Lifetime JP2586601B2 (ja) | 1988-09-30 | 1988-09-30 | カレントミラー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586601B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617915B2 (en) * | 2001-10-24 | 2003-09-09 | Zarlink Semiconductor (U.S.) Inc. | Low power wide swing current mirror |
| GB2419049A (en) * | 2004-10-06 | 2006-04-12 | Agere Systems Inc | A current mirror with fast turn-on, for a magnetic disc gated read amplifier |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126544U (ja) * | 1977-03-15 | 1978-10-07 | ||
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
| JPS55115709A (en) * | 1979-02-27 | 1980-09-05 | Mitsubishi Electric Corp | Current miller circuit |
| JPS5639608A (en) * | 1979-09-07 | 1981-04-15 | Hitachi Ltd | Current miller circuit |
| JPS60103811A (ja) * | 1983-11-11 | 1985-06-08 | Hitachi Ltd | カレントミラ− |
-
1988
- 1988-09-30 JP JP63248181A patent/JP2586601B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53126544U (ja) * | 1977-03-15 | 1978-10-07 | ||
| JPS5571304A (en) * | 1978-11-24 | 1980-05-29 | Hitachi Ltd | Protection circuit for power output circuit |
| JPS55115709A (en) * | 1979-02-27 | 1980-09-05 | Mitsubishi Electric Corp | Current miller circuit |
| JPS5639608A (en) * | 1979-09-07 | 1981-04-15 | Hitachi Ltd | Current miller circuit |
| JPS60103811A (ja) * | 1983-11-11 | 1985-06-08 | Hitachi Ltd | カレントミラ− |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617915B2 (en) * | 2001-10-24 | 2003-09-09 | Zarlink Semiconductor (U.S.) Inc. | Low power wide swing current mirror |
| GB2419049A (en) * | 2004-10-06 | 2006-04-12 | Agere Systems Inc | A current mirror with fast turn-on, for a magnetic disc gated read amplifier |
| GB2419049B (en) * | 2004-10-06 | 2008-09-17 | Agere Systems Inc | Current mirrors having fast turn-on time |
| US7746590B2 (en) | 2004-10-06 | 2010-06-29 | Agere Systems Inc. | Current mirrors having fast turn-on time |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586601B2 (ja) | 1997-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20071205 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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