JP2760047B2 - エミッタ結合型論理回路 - Google Patents

エミッタ結合型論理回路

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JP2760047B2
JP2760047B2 JP11772089A JP11772089A JP2760047B2 JP 2760047 B2 JP2760047 B2 JP 2760047B2 JP 11772089 A JP11772089 A JP 11772089A JP 11772089 A JP11772089 A JP 11772089A JP 2760047 B2 JP2760047 B2 JP 2760047B2
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康司 若山
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエミッタ結合論理回路に関する。
〔従来の技術〕
従来のエミッタ結合論理回路は、第２図に示すごと
く、第一の信号入力端子１を第一のNPN型トランジスタQ
1のベース電極に接続し、第二の信号入力端子２の第二
のNPN型トランジスタQ2のベース電極に接続し、第一の
抵抗素子R1の一方の端子を正電源（Ｇ）にまた他方の端
子をトランジスタQ1のコレクタ電極及び第一の信号出力
端子５に接続し、第二の抵抗素子R2の一方の端子を正電
源（Ｇ）にまた他方の端子をトランジスタQ2の一方の端
子を正電源（Ｇ）にまた他方の端子をトランジスタQ2の
コレクタ電源および第二の信号出力端子８に接続し、定
電流源10の電流入力端子をトランジスタQ1及びQ2のエミ
ッタ電極に接続し、定電流源10の電流出力端子を負電源
（−Ｅ）に接続した構成を有する。
〔発明が解決しようとする課題〕
上述した従来のエミッタ結合論理回路では、信号出力
端子５あるいは８の出力が論理値“1"から“0"に変化す
る時には、トランジスタQ1（あるいはQ2）によって電流
を駆動するためその変化が速いが、“0"から“1"に変化
する時には、抵抗素子R1（あるいはR2）によって駆動す
るため、容量性負荷が接続されている場合、その変化に
時間がかかるという問題点がある。
〔課題を解決するための手段〕
本発明のエミッタ結合論理回路は、第一の信号入力端
子を第一のNPN型トランジスタのベース電極と第一のＰ
チャンネル型MOSトランジスタのゲート電極とに接続
し、第二の信号入力端子を第二のNPN型トランジスタの
ベース電極と第二のＰチャンネル型MOSトランジスタの
ゲート電極とに接続し、第一の抵抗素子の一方の端子を
正電源と前記第一のＰチャンネル型MOSトランジスタの
ソース電極とに接続し、該第一の抵抗素子の他方の端子
を前記第一のＰチャンネル型MOSトランジスタのドレイ
ン電極と前記第一のNPN型トランジスタのコレクタ電極
と第一の信号出力端子とに接続し、第二の抵抗素子の一
方の端子を正電源と前記第二のＰチャンネル型MOSトラ
ンジスタのソース電極とに接続し、該第二の抵抗素子の
他方の端子を前記第二のＰチャンネル型MOSトランジス
タのドレイン電極と第二のNPN型トランジスタのコレク
タ電極と第二の信号出力端子とに接続し、定電流源の電
流入力端子を前記第一及び第二のNPN型トランジスタの
エミッタ電極に接続し、該定電流源の電流出力端子を負
電源に接続した構成を有する。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。同図にお
いて、第２図と同じ構成をもつ回路の抵抗素子R1及びR2
の両端にはそれぞれＰチャンネル型のMOSトランジスタQ
3及びQ4のドレイン電極及びソース電極を接続してあ
り、MOSトランジスタQ3及びQ4のゲート電極はそれぞれ
信号入力端子１及び２に接続してある。
本実施例の回路では、信号出力端子５（あるいは８）
の出力が論理値が“0"から“1"に変化する時には、MOS
トランジスタQ3あるいはQ4がオン状態となるので、容量
性負荷が接続されている場合でも、立ち上がり時間を速
めることが出来る。
〔発明の効果〕
以上説明したように本発明によれば、出力信号が論理
値“0"から“1"に変化する時間を従来回路よりも速める
ことが出来る。
【図面の簡単な説明】
第１図は本発明の実施例の回路図、第２図は従来のエミ
ッタ結合論理回路を示す回路図である。 1,2……信号入力端子、5,8……信号出力端子、Q1〜Q4…
…トランジスタ、R1,R2……抵抗素子。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第一の信号入力端子を第一のNPN型トラン
    ジスタのベース電極と第一のＰチャンネル型MOSトラン
    ジスタのゲート電極とに接続し、第二の信号入力端子を
    第二のNPN型トランジスタのベース電極と第二のＰチャ
    ンネル型MOSトランジスタのゲート電極とに接続し、第
    一の抵抗素子の一方の端子を正電源と前記第一のＰチャ
    ンネル型MOSトランジスタのソース電極とに接続し、該
    第一の抵抗素子の他方の端子を前記第一のＰチャンネル
    型MOSトランジスタのドレイン電極と前記第一のNPN型ト
    ランジスタのコレクタ電極と第一の信号出力端子とに接
    続し、第二の抵抗素子の一方の端子を正電源と前記第二
    のＰチャンネル型MOSトランジスタのソース電極とに接
    続し、該第二の抵抗素子の他方の端子を前記第二のＰチ
    ャンネル型MOSトランジスタのドレイン電極と第二のNPN
    型トランジスタのコレクタ電極と第二の信号出力端子と
    に接続し、定電流源の電流入力端子を前記第一及び第二
    のNPN型トランジスタのエミッタ電極に接続し、該定電
    流源の電流出力端子を負電源に接続した構成を有するこ
    とを特徴とするエミッタ結合型論理回路。
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JP2008160304A (ja) * 2006-12-21 2008-07-10 Nec Electronics Corp Ｃｍｌ回路
WO2013054474A1 (ja) * 2011-10-14 2013-04-18 旭化成エレクトロニクス株式会社 出力バッファ回路

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