JPH03249819A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPH03249819A JPH03249819A JP2048276A JP4827690A JPH03249819A JP H03249819 A JPH03249819 A JP H03249819A JP 2048276 A JP2048276 A JP 2048276A JP 4827690 A JP4827690 A JP 4827690A JP H03249819 A JPH03249819 A JP H03249819A
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- JP
- Japan
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- input
- resistor
- transistor
- pull
- circuit
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 8
- 230000005669 field effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入力回路に利用され、特に、
プルアップ方式またはプルダウン方式の入力回路に関す
る。
プルアップ方式またはプルダウン方式の入力回路に関す
る。
本発明は、プルアップ抵抗またはプルダウン抵抗を有す
る入力回路において、 入力レベルによって、抵抗値の異なるプルアップ抵抗ま
たはプルダウン抵抗を選択できるようにすることにより
、 ノイズの影響を少なくしたものである。
る入力回路において、 入力レベルによって、抵抗値の異なるプルアップ抵抗ま
たはプルダウン抵抗を選択できるようにすることにより
、 ノイズの影響を少なくしたものである。
第３図および第４図は、それぞれ、従来のプルアップ方
式の入力回路（以下、プルアップ入力回路という。）お
よびプルダウン方式の入力回路（以下、プルダウン入力
回路という。）の−例を示す回路図である。プルアップ
入力回路では、インバータ回路８の入力にプルアップ抵
抗Ｒ８が接続され、プルダウン入力回路では、インバー
タ回路９の入力にプルダウン抵抗ＲＩＧ が接続され
る。
式の入力回路（以下、プルアップ入力回路という。）お
よびプルダウン方式の入力回路（以下、プルダウン入力
回路という。）の−例を示す回路図である。プルアップ
入力回路では、インバータ回路８の入力にプルアップ抵
抗Ｒ８が接続され、プルダウン入力回路では、インバー
タ回路９の入力にプルダウン抵抗ＲＩＧ が接続され
る。
なお図において、１は入力端子、２は正電源端子、３は
負電源端子である。
負電源端子である。
第３図のような従来のプルアップ入力回路は、入力信号
が負レベル信号とハイインピーダンス信号の２値の場合
、入力信号がハイインピーダンスとなったとき、プルア
ップ抵抗Ｒ，（数１００にΩ）により、正レベル信号と
認識される。
が負レベル信号とハイインピーダンス信号の２値の場合
、入力信号がハイインピーダンスとなったとき、プルア
ップ抵抗Ｒ，（数１００にΩ）により、正レベル信号と
認識される。
第４図のような従来のプルダウン入力回路は、入力信号
が正レベル信号とハイインピーダンス信号の２値の場合
、入力信号がハイインピーダンスとなったとき、プルダ
ウン抵抗Ｒ８゜（数１００ ＫΩ）により、負レベル信
号と認識される。
が正レベル信号とハイインピーダンス信号の２値の場合
、入力信号がハイインピーダンスとなったとき、プルダ
ウン抵抗Ｒ８゜（数１００ ＫΩ）により、負レベル信
号と認識される。
前述した従来のプルアップ入力回路では、入力信号が負
レベル信号のとき、プルアップ抵抗Ｒ３を通して電流が
流れるため、プルアップ抵抗Ｒ３に数１０ＯＫΩ程度の
大きな抵抗を用いなければならなかった。しかし、入力
信号がハイインピーダンスのときプルアップ抵抗Ｒ９を
大きくする程、ノイズの影響を受けやすくなり、インバ
ータ回路８等の誤動作を招く欠点があった。このことは
プルダウン入力回路でも同様である。
レベル信号のとき、プルアップ抵抗Ｒ３を通して電流が
流れるため、プルアップ抵抗Ｒ３に数１０ＯＫΩ程度の
大きな抵抗を用いなければならなかった。しかし、入力
信号がハイインピーダンスのときプルアップ抵抗Ｒ９を
大きくする程、ノイズの影響を受けやすくなり、インバ
ータ回路８等の誤動作を招く欠点があった。このことは
プルダウン入力回路でも同様である。
本発明の目的は、前記の欠点を除去することにより、ノ
イズの影響を少なくしたプルアップ入力回路お・よびプ
ルダウン入力回路を提供することにある。
イズの影響を少なくしたプルアップ入力回路お・よびプ
ルダウン入力回路を提供することにある。
本発明は、出力電極が入力端子にそれぞれ接続された第
一および第二のトランジスタと、一端が前記第一のトラ
ンジスタの入力電極に他端が正電源端子にそれぞれ接続
され小なる抵抗値を有する第一の抵抗と、一端が前記第
二のトランジスタの入力電極に他端が前記正電源端子に
それぞれ接続され大なる抵抗値を有する第二の抵抗と、
入力が前記入力端子に出力が前記第一のトランジスタの
制御電極にそれぞれ接続された第一のインバータ回路と
、入力が前記第一のインバータ回路の出力に出力が前記
第二のトランジスタの制御電極および内部回路にそれぞ
れ接続された第二のインバータ回路とを含むことを特徴
とする。
一および第二のトランジスタと、一端が前記第一のトラ
ンジスタの入力電極に他端が正電源端子にそれぞれ接続
され小なる抵抗値を有する第一の抵抗と、一端が前記第
二のトランジスタの入力電極に他端が前記正電源端子に
それぞれ接続され大なる抵抗値を有する第二の抵抗と、
入力が前記入力端子に出力が前記第一のトランジスタの
制御電極にそれぞれ接続された第一のインバータ回路と
、入力が前記第一のインバータ回路の出力に出力が前記
第二のトランジスタの制御電極および内部回路にそれぞ
れ接続された第二のインバータ回路とを含むことを特徴
とする。
また、本発明は、出力電極が入力端子にそれぞれ接続さ
れた第三および第四のトランジスタと、一端が前記第三
のトランジスタの入力電極に他端が負電源端子にそれぞ
れ接続され小なる抵抗値を有する第三の抵抗と、一端が
前記第四のトランジスタの入力電極に他端が負電源端子
にそれぞれ接続され大なる抵抗値を有・する第四の抵抗
と、入力が前記入力端子に接続され出力が前記第三のト
ランジスタの制御電極にそれぞれ接続された第三のイン
バータ回路と、入力が前記第三のインバータ回路の出力
に出力が前記第四のトランジスタの制御電極および内部
回路にそれぞれ接続された第四のインバータ回路とを含
むことを特徴とする。
れた第三および第四のトランジスタと、一端が前記第三
のトランジスタの入力電極に他端が負電源端子にそれぞ
れ接続され小なる抵抗値を有する第三の抵抗と、一端が
前記第四のトランジスタの入力電極に他端が負電源端子
にそれぞれ接続され大なる抵抗値を有・する第四の抵抗
と、入力が前記入力端子に接続され出力が前記第三のト
ランジスタの制御電極にそれぞれ接続された第三のイン
バータ回路と、入力が前記第三のインバータ回路の出力
に出力が前記第四のトランジスタの制御電極および内部
回路にそれぞれ接続された第四のインバータ回路とを含
むことを特徴とする。
プルアップ入力回路においては、入力端子が負レベルの
とき、第一のトランジスタは非導通状態、第二のトラン
ジスタが導通状態となり、抵抗値の大きい第二の抵抗が
プルアップ抵抗となる。反対に、入力端子がハイインピ
ーダンスのとき、第一のトランジスタが導通状態、第二
のトランジスタが非導通状態となり、抵抗値の小さい第
一の抵抗がプルアップ抵抗となる。
とき、第一のトランジスタは非導通状態、第二のトラン
ジスタが導通状態となり、抵抗値の大きい第二の抵抗が
プルアップ抵抗となる。反対に、入力端子がハイインピ
ーダンスのとき、第一のトランジスタが導通状態、第二
のトランジスタが非導通状態となり、抵抗値の小さい第
一の抵抗がプルアップ抵抗となる。
同様にして、プルダウン入力回路においては、入力端子
が正レベルのとき、抵抗値の大きい第四の抵抗ガプルダ
ウン抵抗となり、入力端子がハイインピーダンスのとき
、抵抗値の小さい第三の抵抗がプルダウン抵抗となる。
が正レベルのとき、抵抗値の大きい第四の抵抗ガプルダ
ウン抵抗となり、入力端子がハイインピーダンスのとき
、抵抗値の小さい第三の抵抗がプルダウン抵抗となる。
従って、入力端子がハイインピーダンスのとき、プルア
ップ抵抗およびプルダウン抵抗はそれぞれ抵抗値の小さ
いものとなり、ノイズの影響を少なくすることが可能と
なる。
ップ抵抗およびプルダウン抵抗はそれぞれ抵抗値の小さ
いものとなり、ノイズの影響を少なくすることが可能と
なる。
なお、トランジスタは、入力電極をエミッタ電極または
ソース電極、出力電極をコレクタ電極またはドレイン電
極、制御電極をベース電極またはゲート電極とすること
により、バイポーラトランジスタまたは電界効果トラン
ジスタを用いることができる。
ソース電極、出力電極をコレクタ電極またはドレイン電
極、制御電極をベース電極またはゲート電極とすること
により、バイポーラトランジスタまたは電界効果トラン
ジスタを用いることができる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のプルアップ入力回路の一実施例を示す
回路図である。
回路図である。
本実施例のプルアップ入力回路は、本発明の特徴とする
ところの、コレクタ電極が入力端子１にそれぞれ接続さ
れた第一および第二のトランジスタとしてのＰＮＰ ）
ランジスタＴ１およびＴ２と、一端がＰＮＰ ）ランジ
スタＴ１のエミッタ電極に他端が正電源端子２にそれぞ
れ接続され小なる抵抗値を有する第一の抵抗Ｒ１と、一
端がＰＮＰ ）ランジスタＴ２のエミッタ電極に他端が
正電源端子２にそれぞれ接続され大なる抵抗値を有する
第二の抵抗Ｒ２と、入力が入力端子１に出力が抵抗Ｒ５
を介してＰＮＰ ）ランジスタＴ１のベース電極にそれ
ぞれ接続された第一のインバータ回路４と、入力がイン
バータ回路４の出力に出力が抵抗Ｒ６を介してＰＮＰ
）ランジスタＴ２のベース電極および内部回路にそれぞ
れ接続された第二のインバータ回路５とを含んでいる。
ところの、コレクタ電極が入力端子１にそれぞれ接続さ
れた第一および第二のトランジスタとしてのＰＮＰ ）
ランジスタＴ１およびＴ２と、一端がＰＮＰ ）ランジ
スタＴ１のエミッタ電極に他端が正電源端子２にそれぞ
れ接続され小なる抵抗値を有する第一の抵抗Ｒ１と、一
端がＰＮＰ ）ランジスタＴ２のエミッタ電極に他端が
正電源端子２にそれぞれ接続され大なる抵抗値を有する
第二の抵抗Ｒ２と、入力が入力端子１に出力が抵抗Ｒ５
を介してＰＮＰ ）ランジスタＴ１のベース電極にそれ
ぞれ接続された第一のインバータ回路４と、入力がイン
バータ回路４の出力に出力が抵抗Ｒ６を介してＰＮＰ
）ランジスタＴ２のベース電極および内部回路にそれぞ
れ接続された第二のインバータ回路５とを含んでいる。
次に、本実施例の動作について説明する。
入力端子１が負レベルのときは、インバータ回路４の出
力が正レベル、インバータ回路５の出力が負レベルとな
るため、ＰＮＰトランジスタＴ＋は導通せず、ＰＮＰＩ
−ランジスタＴ２は導通する。
力が正レベル、インバータ回路５の出力が負レベルとな
るため、ＰＮＰトランジスタＴ＋は導通せず、ＰＮＰＩ
−ランジスタＴ２は導通する。
すなわち、抵抗値の大きい抵抗Ｒ２がプルアップ抵抗と
なる。
なる。
入力端子１がハイインピーダンスのときは入力レベルは
正レベルとなり、反対に、ＰＮＰ ）ランジスタＴ、が
導通し、ＰＮＰ）ランジスタＴ２が導通せず、抵抗値の
小さい抵抗Ｒ１がプルアップ抵抗となる。
正レベルとなり、反対に、ＰＮＰ ）ランジスタＴ、が
導通し、ＰＮＰ）ランジスタＴ２が導通せず、抵抗値の
小さい抵抗Ｒ１がプルアップ抵抗となる。
ここで、プルアップ抵抗の抵抗値は抵抗Ｒ２が数１００
にΩ、抵抗Ｒ＋が数１０にΩ、ならびにＰＮＰトランジ
スタＴ１およびＴ２のオン抵抗が数Ωとすると、入力信
号が負レベルのときは、高抵抗となり、回路電流がおさ
えられ、入力信号がハイインピーダンスのときは、低抵
抗となり、ノイズの影響を防ぐことができる。
にΩ、抵抗Ｒ＋が数１０にΩ、ならびにＰＮＰトランジ
スタＴ１およびＴ２のオン抵抗が数Ωとすると、入力信
号が負レベルのときは、高抵抗となり、回路電流がおさ
えられ、入力信号がハイインピーダンスのときは、低抵
抗となり、ノイズの影響を防ぐことができる。
第２図は本発明のプルダウン入力回路の一実施例を示す
回路図である。
回路図である。
本実施例のプルダウン入力回路は、本発明の特徴とする
ところの、コレクタ電極が入力端子１にそれぞれ接続さ
れた第三および第四のトランジスタとしてのＮＰＮ）ラ
ンジスタＴ３およびＴ４と、−ｉがＮＰＮ ）ランジス
タＴ３のエミッタ電極に他端が負電源端子３にそれぞれ
接続され小なる抵抗値を有する第三の抵抗Ｒ３と、一端
がＮＰＮ）ランジスタＴ４のニジツタ電極に他端が負電
源端子３にそれぞれ接続され大なる抵抗値を有する第四
の抵抗Ｒ１と、入力が入力端子ｌに接続され出力が抵抗
Ｒ７を介してＮＰＮ）ランジスタＴ３のベース電極にそ
れぞれ接続された第三のインバータ回路６と、入力がイ
ンバータ回路６の出力に出力が抵抗Ｒ８を介してＮＰＮ
）ランジスタＴ４のベース電極および内部回路にそれぞ
れ接続された第四のインバータ回路７とを含んでいる。
ところの、コレクタ電極が入力端子１にそれぞれ接続さ
れた第三および第四のトランジスタとしてのＮＰＮ）ラ
ンジスタＴ３およびＴ４と、−ｉがＮＰＮ ）ランジス
タＴ３のエミッタ電極に他端が負電源端子３にそれぞれ
接続され小なる抵抗値を有する第三の抵抗Ｒ３と、一端
がＮＰＮ）ランジスタＴ４のニジツタ電極に他端が負電
源端子３にそれぞれ接続され大なる抵抗値を有する第四
の抵抗Ｒ１と、入力が入力端子ｌに接続され出力が抵抗
Ｒ７を介してＮＰＮ）ランジスタＴ３のベース電極にそ
れぞれ接続された第三のインバータ回路６と、入力がイ
ンバータ回路６の出力に出力が抵抗Ｒ８を介してＮＰＮ
）ランジスタＴ４のベース電極および内部回路にそれぞ
れ接続された第四のインバータ回路７とを含んでいる。
次に、本実施例の動作について説明する。
入力端子１が正レベルのときは、インバータ回路６の出
力が負レベル、インバータ回路７の出力が正レベルとな
るため、ＮＰＮ）ランジスタＴ３は導通せず、ＮＰＮ）
ランジスタＴ４は導通する。
力が負レベル、インバータ回路７の出力が正レベルとな
るため、ＮＰＮ）ランジスタＴ３は導通せず、ＮＰＮ）
ランジスタＴ４は導通する。
すなわち、抵抗値の大きい抵抗Ｒ４がプルダウン抵抗と
なる。
なる。
入力端子１がハイインピーダンスのときは、入力レベル
は負となり、反対に、ＮＰＮ）ランジスタＴ３４が導通
し、ＮＰＮ）ランジスタＴ、は導通せず、抵抗値の小さ
い抵抗Ｒ８がプルダウン抵抗となる。
は負となり、反対に、ＮＰＮ）ランジスタＴ３４が導通
し、ＮＰＮ）ランジスタＴ、は導通せず、抵抗値の小さ
い抵抗Ｒ８がプルダウン抵抗となる。
ここで、プルダウン抵抗の抵抗値は、抵抗Ｒ１が数１０
０にΩ、抵抗Ｒ３が数１０にΩ、ならびにＮＰＮ）ラン
ジスタＴ、およびＴ、のオン抵抗が数Ωとすると、入力
信号が正レベルのときは、高抵抗となり回路電流がおさ
えられ、入力信号がハイインピーダンスのときは、低抵
抗となりノイズの影響を防ぐことができる。
０にΩ、抵抗Ｒ３が数１０にΩ、ならびにＮＰＮ）ラン
ジスタＴ、およびＴ、のオン抵抗が数Ωとすると、入力
信号が正レベルのときは、高抵抗となり回路電流がおさ
えられ、入力信号がハイインピーダンスのときは、低抵
抗となりノイズの影響を防ぐことができる。
以上説明したように、本発明は、プルアップ抵抗または
プルダウン抵抗を入力レベルによって選択することによ
り、ノイズの影響が少なく、かつ回路電流の小さい、プ
ルアップ入力回路またはプルダウン入力回路を構成でき
る効果がある。
プルダウン抵抗を入力レベルによって選択することによ
り、ノイズの影響が少なく、かつ回路電流の小さい、プ
ルアップ入力回路またはプルダウン入力回路を構成でき
る効果がある。
第１図は本発明のプルアップ入力回路の一実施例を示す
回路図。 第２図は本発明のプルダウン入力回路の一実施例を示す
回路図。 第３図は従来のプルアップ入力回路の一例を示す回路図
。 第４図は従来のプルダウン入力回路の一例を示す回路図
。 １・・・入力端子、２・・・正電源端子、３・・・負電
源端子、４〜９・・・インバータ回路、Ｒ１〜ＲＩＧ
・・・抵抗、Ｔ１、Ｔ２・・・ＰＮＰ ）ランジスタ
、Ｔ３、Ｔ４・・・ＮＰＮ ）ランジスタ。 室光すＪ（プルアップ入力回路） 第 ｌ 凹 第 図 ｔＸ−釦ＦＪ （プル了・ソ７゛入ｇ回路）第３図 Ｊａ来例（プルダウン入力回路） 笛 図
回路図。 第２図は本発明のプルダウン入力回路の一実施例を示す
回路図。 第３図は従来のプルアップ入力回路の一例を示す回路図
。 第４図は従来のプルダウン入力回路の一例を示す回路図
。 １・・・入力端子、２・・・正電源端子、３・・・負電
源端子、４〜９・・・インバータ回路、Ｒ１〜ＲＩＧ
・・・抵抗、Ｔ１、Ｔ２・・・ＰＮＰ ）ランジスタ
、Ｔ３、Ｔ４・・・ＮＰＮ ）ランジスタ。 室光すＪ（プルアップ入力回路） 第 ｌ 凹 第 図 ｔＸ−釦ＦＪ （プル了・ソ７゛入ｇ回路）第３図 Ｊａ来例（プルダウン入力回路） 笛 図
Claims (1)
- 【特許請求の範囲】 １、出力電極が入力端子にそれぞれ接続された第一およ
び第二のトランジスタと、 一端が前記第一のトランジスタの入力電極に他端が正電
源端子にそれぞれ接続され小なる抵抗値を有する第一の
抵抗と、 一端が前記第二のトランジスタの入力電極に他端が前記
正電源端子にそれぞれ接続され大なる抵抗値を有する第
二の抵抗と、 入力が前記入力端子に出力が前記第一のトランジスタの
制御電極にそれぞれ接続された第一のインバータ回路と
、 入力が前記第一のインバータ回路の出力に出力が前記第
二のトランジスタの制御電極および内部回路にそれぞれ
接続された第二のインバータ回路と を含むことを特徴とするプルアップ方式の入力回路。 ２、出力電極が入力端子にそれぞれ接続された第三およ
び第四のトランジスタと、 一端が前記第三のトランジスタの入力電極に他端が負電
源端子にそれぞれ接続され小なる抵抗値を有する第三の
抵抗と、 一端が前記第四のトランジスタの入力電極に他端が負電
源端子にそれぞれ接続され大なる抵抗値を有する第四の
抵抗と、 入力が前記入力端子に接続され出力が前記第三のトラン
ジスタの制御電極にそれぞれ接続された第三のインバー
タ回路と、 入力が前記第三のインバータ回路の出力に出力が前記第
四のトランジスタの制御電極および内部回路にそれぞれ
接続された第四のインバータ回路と を含むことを特徴とするプルダウン方式の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048276A JPH03249819A (ja) | 1990-02-27 | 1990-02-27 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2048276A JPH03249819A (ja) | 1990-02-27 | 1990-02-27 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03249819A true JPH03249819A (ja) | 1991-11-07 |
Family
ID=12798916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2048276A Pending JPH03249819A (ja) | 1990-02-27 | 1990-02-27 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03249819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187508A (ja) * | 2013-03-22 | 2014-10-02 | Lapis Semiconductor Co Ltd | 半導体装置及びパワーダウン制御方法 |
-
1990
- 1990-02-27 JP JP2048276A patent/JPH03249819A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014187508A (ja) * | 2013-03-22 | 2014-10-02 | Lapis Semiconductor Co Ltd | 半導体装置及びパワーダウン制御方法 |
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