JPS62166616A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62166616A JPS62166616A JP61008378A JP837886A JPS62166616A JP S62166616 A JPS62166616 A JP S62166616A JP 61008378 A JP61008378 A JP 61008378A JP 837886 A JP837886 A JP 837886A JP S62166616 A JPS62166616 A JP S62166616A
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- Japan
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- collector
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- signal line
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 208000028333 fixed pupil Diseases 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 208000022749 pupil disease Diseases 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にその出力に
ノイズが印Ｗされ低電位電源電圧以下になった時のノイ
ズ耐性を向上した半導体集積回路装置に関するものであ
る。
ノイズが印Ｗされ低電位電源電圧以下になった時のノイ
ズ耐性を向上した半導体集積回路装置に関するものであ
る。
第２図は例えば８４三菱半導体データブックパイボーラ
デイジタルエＣ（ＬＳＴＴＴ、＋）ｌｉｇ−１９頁に示
された従来の半導体集Ｓ回路装置の出力等価回路図であ
り、図ておいて、１は高電位電源用端子、２は低電位電
源用端子、８は出力端子、４は出力端子８がＬ〃の時、
電流をシンクする（吸込む）ショットキランブトｎｐｎ
Ｔｚ−（以下５ＢＤｎｐｎＴｒ と記丁）、５は出力
端子８が■〃の時、電流をソースする（はき出す）ダー
リントン回路の前段を構成する５ＢＤｎｐｎＴｒ、６は
前記ダーリントン回路の後段′ｌｊ！：構成するｎｐｎ
）ランジスタ（以下ｎｐｎＴｒと記す）、７は装置内部
からの信号を受ける５ＢＤｎｐｎＴｒ、８は５ＢＤｎｐ
ｎＴｒ４のベース電荷放電用のＳ Ｂ Ｄ ｎ ｐ ｎ
Ｔ ｙ”ｓ９〜１８は抵抗器、１４．１５は信号ライ
ンである。
デイジタルエＣ（ＬＳＴＴＴ、＋）ｌｉｇ−１９頁に示
された従来の半導体集Ｓ回路装置の出力等価回路図であ
り、図ておいて、１は高電位電源用端子、２は低電位電
源用端子、８は出力端子、４は出力端子８がＬ〃の時、
電流をシンクする（吸込む）ショットキランブトｎｐｎ
Ｔｚ−（以下５ＢＤｎｐｎＴｒ と記丁）、５は出力
端子８が■〃の時、電流をソースする（はき出す）ダー
リントン回路の前段を構成する５ＢＤｎｐｎＴｒ、６は
前記ダーリントン回路の後段′ｌｊ！：構成するｎｐｎ
）ランジスタ（以下ｎｐｎＴｒと記す）、７は装置内部
からの信号を受ける５ＢＤｎｐｎＴｒ、８は５ＢＤｎｐ
ｎＴｒ４のベース電荷放電用のＳ Ｂ Ｄ ｎ ｐ ｎ
Ｔ ｙ”ｓ９〜１８は抵抗器、１４．１５は信号ライ
ンである。
ここで５ＢＤｎｐｎＴｒ７はベースが信号ライン１４に
コレクタが抵抗器９全介して高電位電源用端子ｌに接続
されており、８ＢＤｎｐｎＴｒ４はベースが上記Ｔｒ７
のエミッタにエミッタが低電位電源用端子２にコレクタ
が出方端子８に接続されている。
コレクタが抵抗器９全介して高電位電源用端子ｌに接続
されており、８ＢＤｎｐｎＴｒ４はベースが上記Ｔｒ７
のエミッタにエミッタが低電位電源用端子２にコレクタ
が出方端子８に接続されている。
また５ＢＤｎｐｎＴｒ５はベースが上記Ｔｒ７のコレク
タ及び信号ライン１５にコレクタが抵抗器ｌＯを介して
高電位電源用端子ｌに接続されており、ｎｐｎＴｒ６は
ベース及びコレクタがＴｒ５のエミッタ及びコレクタに
エミッタがＴｒ４のコレクタに接続されておシ、またこ
のＴｒ６のベース・エミッタ間には抵抗器１１が接続さ
れている。また！３ＢＤｎｐｎＴｒ８はベース及びコレ
クタがそれぞれ抵抗器１２ 、ＩＩ全介してＴｒ４のベ
ースにエミッタが低電位電源用端子２に接続されている
。なお信号ライン１４は装置の内部信号がこれに印加さ
れ、また信号ライン１５は装置内部に信号を帰還するた
めのものである。
タ及び信号ライン１５にコレクタが抵抗器ｌＯを介して
高電位電源用端子ｌに接続されており、ｎｐｎＴｒ６は
ベース及びコレクタがＴｒ５のエミッタ及びコレクタに
エミッタがＴｒ４のコレクタに接続されておシ、またこ
のＴｒ６のベース・エミッタ間には抵抗器１１が接続さ
れている。また！３ＢＤｎｐｎＴｒ８はベース及びコレ
クタがそれぞれ抵抗器１２ 、ＩＩ全介してＴｒ４のベ
ースにエミッタが低電位電源用端子２に接続されている
。なお信号ライン１４は装置の内部信号がこれに印加さ
れ、また信号ライン１５は装置内部に信号を帰還するた
めのものである。
次に動作について説明する。
信号ライン！４に１１Ｈ〃レベルの信号が印加されると
、トランジスタ７．４がオンし出方端子８が１１Ｌ〃レ
ベルとなる。この時トランジスタ５．６はオフとなって
いる。逆に信号ライン１４に１１Ｌ〃レベルの信号が印
加されると、トランジスタ７．４がオフし出力端子３が
″■〃レベルとなる。
、トランジスタ７．４がオンし出方端子８が１１Ｌ〃レ
ベルとなる。この時トランジスタ５．６はオフとなって
いる。逆に信号ライン１４に１１Ｌ〃レベルの信号が印
加されると、トランジスタ７．４がオフし出力端子３が
″■〃レベルとなる。
ここで信号ライン１４の信号レベルが１１Ｈ〃から”
Ｌ”へ切替わり出力端子８のレベルがＬ〃から■〃に移
行する際、出方端子８レベルを立ち上げるためにトラン
ジスタ５．６がオンし抵抗１０幀で決まる電流が該出方
端子８に供給される。またこのときトランジスタ８が過
渡的にオンし、これによりトランジスタ４のベースの電
荷が抜かれるため該トランジスタ４のスイッチングスピ
ードが速りナル。
Ｌ”へ切替わり出力端子８のレベルがＬ〃から■〃に移
行する際、出方端子８レベルを立ち上げるためにトラン
ジスタ５．６がオンし抵抗１０幀で決まる電流が該出方
端子８に供給される。またこのときトランジスタ８が過
渡的にオンし、これによりトランジスタ４のベースの電
荷が抜かれるため該トランジスタ４のスイッチングスピ
ードが速りナル。
この従来の半導体集積回路装置では出方端子ｓ′ｄｔ圧
が１１ Ｌ ）ｌのとき、５ＢＤｎｐｎＴｒ７のコレク
タ電圧は低電位電源用端子ｇｖＬ圧を基準として決まり
、ＶＢＥ４ （５ＢＤｎｐｎＴｒ４のベースｅエミッタ
間電圧）＋Ｖｓａｔ７（８ＢＤｎｐｎＴｒ７のコレクタ
・エミッタ間電圧）となる。しかしながら、上記出力端
子３電圧が低電位電源電圧以下になると、上記８ＢＤｎ
ｐｎＴｒ７のコレクタ電圧は該出力端子３篭圧を基準と
して決まり、Ｖ８ＢＤ ４ （Ｓ Ｂ Ｄ ｎ ｐ
ｎ Ｔ ｒ４のベース・コレクタ１１１電圧）＋Ｖｓａ
ｔ７となる。
が１１ Ｌ ）ｌのとき、５ＢＤｎｐｎＴｒ７のコレク
タ電圧は低電位電源用端子ｇｖＬ圧を基準として決まり
、ＶＢＥ４ （５ＢＤｎｐｎＴｒ４のベースｅエミッタ
間電圧）＋Ｖｓａｔ７（８ＢＤｎｐｎＴｒ７のコレクタ
・エミッタ間電圧）となる。しかしながら、上記出力端
子３電圧が低電位電源電圧以下になると、上記８ＢＤｎ
ｐｎＴｒ７のコレクタ電圧は該出力端子３篭圧を基準と
して決まり、Ｖ８ＢＤ ４ （Ｓ Ｂ Ｄ ｎ ｐ
ｎ Ｔ ｒ４のベース・コレクタ１１１電圧）＋Ｖｓａ
ｔ７となる。
従来の半導体集積回路装置は以上のように構成されてお
り、出力適圧が１４ Ｌ １１の時、出カ゛邂圧がノイ
ズなどにより低電位電源電圧以下になれば、５ＢＤｎｐ
ｎＴｒ７のコレクタ電圧が低電位電源゛磁圧全基準とし
て紋定瞳以下となり、信号ライン１５の電圧が設定値以
下となると込う欠点があった。このため、ブリップフロ
ップ’４ Ｓ Ｂ Ｄ ｎ ｐ ｎ Ｔ ｒ ７のコレ
クタレベルを内部に帰還してその状態を記憶する半導体
集積回路装置では、出力端子に低電位電源電圧以下のノ
イズが重畳されると誤った情報が内部に帰還されてしま
い、正しい記憶ができないものであった。
り、出力適圧が１４ Ｌ １１の時、出カ゛邂圧がノイ
ズなどにより低電位電源電圧以下になれば、５ＢＤｎｐ
ｎＴｒ７のコレクタ電圧が低電位電源゛磁圧全基準とし
て紋定瞳以下となり、信号ライン１５の電圧が設定値以
下となると込う欠点があった。このため、ブリップフロ
ップ’４ Ｓ Ｂ Ｄ ｎ ｐ ｎ Ｔ ｒ ７のコレ
クタレベルを内部に帰還してその状態を記憶する半導体
集積回路装置では、出力端子に低電位電源電圧以下のノ
イズが重畳されると誤った情報が内部に帰還されてしま
い、正しい記憶ができないものであった。
この発明は上記のような問題点を解消するためになされ
たもので、出力端子電圧がＬ〃の時、出力端子電圧が低
電位電源電圧以下になっても、第２の信号ライン′亀圧
の設定値が変動しなめ半導体集積回路装置を得ることを
目的とする。
たもので、出力端子電圧がＬ〃の時、出力端子電圧が低
電位電源電圧以下になっても、第２の信号ライン′亀圧
の設定値が変動しなめ半導体集積回路装置を得ることを
目的とする。
この発明に係る半導体集積回路装置は、第１の信号ライ
ンに印加される信号に応じて導通・非辱通勤作をし、コ
レクタが高電位電源に接続されるとともに＠２の信号ラ
インに接続される第５のトランジスタと、この第５のト
ランジスタのエミッタにアノードが接続され、カソード
が低電位電源に接続されるダイオードとを設けたもので
ある。
ンに印加される信号に応じて導通・非辱通勤作をし、コ
レクタが高電位電源に接続されるとともに＠２の信号ラ
インに接続される第５のトランジスタと、この第５のト
ランジスタのエミッタにアノードが接続され、カソード
が低電位電源に接続されるダイオードとを設けたもので
ある。
この発明においテハ、第５のトランジスタが第１の信号
ラインに印加される信号に応じて４通・非導通動作をし
、導通状態の時にエミッタがダイオードを介して低電位
電源に接続されているため、第２の信号ラインには低電
位電源を基準とする安定な電位が現われ、出力端子電圧
かノイズ等の影響により変動しても、弔２の信号ライン
電圧の設定値が変動されないことになる。
ラインに印加される信号に応じて４通・非導通動作をし
、導通状態の時にエミッタがダイオードを介して低電位
電源に接続されているため、第２の信号ラインには低電
位電源を基準とする安定な電位が現われ、出力端子電圧
かノイズ等の影響により変動しても、弔２の信号ライン
電圧の設定値が変動されないことになる。
以下、この発明の実施−］を図について説明する。
第１図は本発明の一実施例による半導体集積回路装置を
示す。図において、第２図と同一符号は同図と同一のも
のを示し、１６はベースがＴｒ７のコレクタに接続され
コレクタが抵抗器１８を介して高電位電源用端子ｌに接
続された５ＢＤｎｐｎＴｒ、１７はアノードがＴｒｉ
６のエミッタに接続されカソードが低電位電源用端子２
に接続されたダイオードである。但し、本ス施例におい
て信号ライン１５＃ぼＴｒ７のではな（Ｔｒｉ６のコレ
クタに接続され＠ｌの信号ライン１４に印加された信号
とは反転された信号となっている。
示す。図において、第２図と同一符号は同図と同一のも
のを示し、１６はベースがＴｒ７のコレクタに接続され
コレクタが抵抗器１８を介して高電位電源用端子ｌに接
続された５ＢＤｎｐｎＴｒ、１７はアノードがＴｒｉ
６のエミッタに接続されカソードが低電位電源用端子２
に接続されたダイオードである。但し、本ス施例におい
て信号ライン１５＃ぼＴｒ７のではな（Ｔｒｉ６のコレ
クタに接続され＠ｌの信号ライン１４に印加された信号
とは反転された信号となっている。
なお、以上のような構成において、８ＢＤｎｐｎＴｒ７
．５ＢＤｎｐｎＴｒ４，５ＢＤｎｐｎＴｒ５ 、ｎｐｎ
Ｔｒ６．５ＢＤｎｐｎＴｒ１６が各々６ｆｌ求範囲に記
載し／を第１〜第５のトランジスタとなっており、５Ｂ
ＤｎｐｎＴｒ５とｎｐｎＴｒ６とで制御素子全構成し、
又信号ライン１４ 、１５’が６々ｃＩ＃求範囲に記載
した第１゜第２の信号ラインとなっている。
．５ＢＤｎｐｎＴｒ４，５ＢＤｎｐｎＴｒ５ 、ｎｐｎ
Ｔｒ６．５ＢＤｎｐｎＴｒ１６が各々６ｆｌ求範囲に記
載し／を第１〜第５のトランジスタとなっており、５Ｂ
ＤｎｐｎＴｒ５とｎｐｎＴｒ６とで制御素子全構成し、
又信号ライン１４ 、１５’が６々ｃＩ＃求範囲に記載
した第１゜第２の信号ラインとなっている。
次に作用効果について説明する。期本的な動作シエ第２
図に示したものと同様であり、第２の１６号ライン１５
’ ＶＣは第１の信号ライン１４ｖｃ印卵された１言
号とは反転された信号は現われるものである。今阻力端
子３′！を圧がＩＩ Ｌｊ）の時に出力にノイズが印加
され低電位、ｇ源電圧以下になると、８ＢＤｎｐｎＴｒ
７のコレクタ′（位は該低電位電源端子２電圧全基準と
してＶＳＢＤ４＋Ｖｓａｔ７で決まることとなる。しか
るに本実施例装置では信号ライン１５′は５ＢＤｎｐｎ
Ｔｒ７がオンするとオフ、オフするとオンする５ＢＤｎ
ｐｎＴｒ１６のコレクタに接続されており、５ＢＤｎｐ
ｎＴｒ １６が導通状態の時、該Ｔｒ１６のコレクタ電
位はダイオード１７により低電位電源端子２電圧を基準
として決まるため出力端子８に該低′ンぼ位電ｇ電圧以
下のノイズが重畳されても信号ライン１５ルベルは何ら
影響を受けない。従って、フリップフロップ等において
もノイズに、よる影響を受けることなく、正しい記憶保
持が可能となる。
図に示したものと同様であり、第２の１６号ライン１５
’ ＶＣは第１の信号ライン１４ｖｃ印卵された１言
号とは反転された信号は現われるものである。今阻力端
子３′！を圧がＩＩ Ｌｊ）の時に出力にノイズが印加
され低電位、ｇ源電圧以下になると、８ＢＤｎｐｎＴｒ
７のコレクタ′（位は該低電位電源端子２電圧全基準と
してＶＳＢＤ４＋Ｖｓａｔ７で決まることとなる。しか
るに本実施例装置では信号ライン１５′は５ＢＤｎｐｎ
Ｔｒ７がオンするとオフ、オフするとオンする５ＢＤｎ
ｐｎＴｒ１６のコレクタに接続されており、５ＢＤｎｐ
ｎＴｒ １６が導通状態の時、該Ｔｒ１６のコレクタ電
位はダイオード１７により低電位電源端子２電圧を基準
として決まるため出力端子８に該低′ンぼ位電ｇ電圧以
下のノイズが重畳されても信号ライン１５ルベルは何ら
影響を受けない。従って、フリップフロップ等において
もノイズに、よる影響を受けることなく、正しい記憶保
持が可能となる。
なお、上記実施例では５ＢＤｎｐｎＴｒ４のベース電荷
を５ＢＤｎｐｎＴｒ８により抜くようにしたが、これば
抵抗で行なうようにしてもよく、上記実施例と同様の効
果を奏する。また、８ＢＤｎｐｎＴｒ１６のベースｆ
Ｓ Ｂ Ｄ ｎ ｐ ｎＴｒ７のコレクタに接続したも
のとして示したが、要は、第１の信号ライン１４に印加
される信号に芯じて導通・非導通動作を丁れば良く、こ
の接続関係に限られないことは言うまでもないＯ 〔発明の効果〕 以上のように、この発明に係る半導体集積回路装置てよ
れば、第１の信号ラインに印加される信号に応じて導通
・非導通動作をし、コレクタに第２の信号ラインが接続
される第５のトランジスタと、該トランジスタのエミッ
タを低電位電源に接続するダイオードとを設けたので、
第３の信号ラインが出力端子電圧の影響を受けないよう
に構成でき、出力に印加されるノイズに強いものが得ら
れるという効果を何する０
を５ＢＤｎｐｎＴｒ８により抜くようにしたが、これば
抵抗で行なうようにしてもよく、上記実施例と同様の効
果を奏する。また、８ＢＤｎｐｎＴｒ１６のベースｆ
Ｓ Ｂ Ｄ ｎ ｐ ｎＴｒ７のコレクタに接続したも
のとして示したが、要は、第１の信号ライン１４に印加
される信号に芯じて導通・非導通動作を丁れば良く、こ
の接続関係に限られないことは言うまでもないＯ 〔発明の効果〕 以上のように、この発明に係る半導体集積回路装置てよ
れば、第１の信号ラインに印加される信号に応じて導通
・非導通動作をし、コレクタに第２の信号ラインが接続
される第５のトランジスタと、該トランジスタのエミッ
タを低電位電源に接続するダイオードとを設けたので、
第３の信号ラインが出力端子電圧の影響を受けないよう
に構成でき、出力に印加されるノイズに強いものが得ら
れるという効果を何する０
第１図はこの発明の一実施例による半導体集積回路装置
の回路図、第３図は従来の半導体集積回路装置の回路図
である。 図中、１は昼電位電源用端子、２は低心位電源用端子、
８は出力端子、４，５，７，８，１６は８ＢＤｎｐｎＴ
ｒｓ ８ばｎｐｎＴｒｔ ９．１０゜１１．１２，１３
．１８は抵抗器、１７はダイオードである。。 なお、図中同一符号は同−又は４＠当部分を示す。
の回路図、第３図は従来の半導体集積回路装置の回路図
である。 図中、１は昼電位電源用端子、２は低心位電源用端子、
８は出力端子、４，５，７，８，１６は８ＢＤｎｐｎＴ
ｒｓ ８ばｎｐｎＴｒｔ ９．１０゜１１．１２，１３
．１８は抵抗器、１７はダイオードである。。 なお、図中同一符号は同−又は４＠当部分を示す。
Claims (3)
- （１）ベースを装置内部からの信号が印加される第１の
信号ラインにコレクタを高電位電源に接続した第１のト
ランジスタと、ベースを上記第１のトランジスタのエミ
ッタにエミッタを低電位電源にコレクタを出力端子に接
続した第２のトランジスタと、第１及び第２電極と制御
電極を有し、第１電極が上記高電位電源に接続され、第
２電極が上記出力端子に接続され、制御電極が上記第１
のトランジスタのコレクタに接続され、上記第１のトラ
ンジスタが導通状態の時に第１、第２電極間が非導通状
態となり、上記第１のトランジスタが非導通状態の時に
第１、第２電極間が導通状態となる制御素子と、上記第
１の信号ラインに印加される信号に応じて導通・非導通
動作をし、コレクタが上記高電位電源に接続されるとと
もに第２の信号ラインに接続される第５のトランジスタ
と、この第５のトランジスタのエミッタにアノードが接
続され、カソードが上記低電位源に接続されるダイオー
ドを備えた半導体集積回路装置。 - （２）制御素子は、制御電極となるベースが第１のトラ
ンジスタのコレクタに接続される第３のトランジスタと
、第１電極となるコレクタが上記第３のトランジスタの
コレクタに接続され、第２電極となるエミッタが出力端
子に接続され、ベースが上記第３のトランジスタのエミ
ッタに接続される第４のトランジスタとを何したもので
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 - （３）第５のトランジスタは、そのベースが第１のトラ
ンジスタのコレクタに接続され、第１のトランジスタが
導通状態の時に非導通状態となり、第１のトランジスタ
が非導通状態の時に導通状態となることを特徴とする特
許請求の範囲第１項又は第２項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008378A JPS62166616A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61008378A JPS62166616A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62166616A true JPS62166616A (ja) | 1987-07-23 |
Family
ID=11691559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61008378A Pending JPS62166616A (ja) | 1986-01-18 | 1986-01-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62166616A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745334A (en) * | 1996-03-25 | 1998-04-28 | International Business Machines Corporation | Capacitor formed within printed circuit board |
| US6370012B1 (en) | 2000-08-30 | 2002-04-09 | International Business Machines Corporation | Capacitor laminate for use in printed circuit board and as an interconnector |
-
1986
- 1986-01-18 JP JP61008378A patent/JPS62166616A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745334A (en) * | 1996-03-25 | 1998-04-28 | International Business Machines Corporation | Capacitor formed within printed circuit board |
| US6370012B1 (en) | 2000-08-30 | 2002-04-09 | International Business Machines Corporation | Capacitor laminate for use in printed circuit board and as an interconnector |
| US6524352B2 (en) | 2000-08-30 | 2003-02-25 | International Business Machines Corporation | Method of making a parallel capacitor laminate |
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