JPS61276426A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61276426A JPS61276426A JP11904785A JP11904785A JPS61276426A JP S61276426 A JPS61276426 A JP S61276426A JP 11904785 A JP11904785 A JP 11904785A JP 11904785 A JP11904785 A JP 11904785A JP S61276426 A JPS61276426 A JP S61276426A
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- Japan
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- transistor
- potential
- output terminal
- conductive
- collector
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に係り１例えばＬＳＴＴ
Ｌの出力回路に関するものである。
Ｌの出力回路に関するものである。
この種ＬＳＴＴＬの出力回路としては例えば”８４年三
菱半導体データブックバイボーラディジタルエ０（ＬＳ
ＴＴＬ）＠２−１９頁に示されたものが知られている０
第２図はこのものに記載された出力等価回路を示すもの
で６す、（１］は信号がベースに入力され、コレクタが
負荷抵抗（２；を介して電源端子である高電位点＋３３
に接続されるショットキークランプドｎｐｎ ）ランジ
スタからなる第１のトランジスタ、（４）はこのトラン
ジスタのエミッタにベースが接続され、出力端（５）と
接地端子である低電位点（６）との間に接続されるショ
ットキークランプドｎｐｎ ）ランジスタからなる第２
のトランジスタ。
菱半導体データブックバイボーラディジタルエ０（ＬＳ
ＴＴＬ）＠２−１９頁に示されたものが知られている０
第２図はこのものに記載された出力等価回路を示すもの
で６す、（１］は信号がベースに入力され、コレクタが
負荷抵抗（２；を介して電源端子である高電位点＋３３
に接続されるショットキークランプドｎｐｎ ）ランジ
スタからなる第１のトランジスタ、（４）はこのトラン
ジスタのエミッタにベースが接続され、出力端（５）と
接地端子である低電位点（６）との間に接続されるショ
ットキークランプドｎｐｎ ）ランジスタからなる第２
のトランジスタ。
（７）はベースが上記第１のトランジスタ！１３のコレ
クタに接続され、コレクタが負荷抵抗（８）を介して上
記高電位点１３）に接続されるショットキークランプド
ｎｐｎ ）ランジスタからなる第３のトランジスタ。
クタに接続され、コレクタが負荷抵抗（８）を介して上
記高電位点１３）に接続されるショットキークランプド
ｎｐｎ ）ランジスタからなる第３のトランジスタ。
（９１はこの第３のトランジスタのコレクタと上記出力
端（５１との間に接続され、ベースが上記第３のトラン
ジスタ（７）のエミッタに接続されるｎｐｎ ）ランジ
スタからなる第４のトランジスタで、上記第３のトラン
ジスタ（７）とでダーリントン回路を構成しているもの
でめるＯ ＩＩＧは上記第３のトランジスタ（７）のエ
ミッタと上記出力端（５）との間に接続される抵抗、σ
υは上記第２のトランジスタ（旬のベースに抵抗α２を
介してさ一スが接続されるとともに抵抗０３を介してコ
レクタが接続され、エミッタが上記低電位点（６）に接
続されるショットキーバリアｎｐｎトランジスタからな
る第５のトランジスタである。
端（５１との間に接続され、ベースが上記第３のトラン
ジスタ（７）のエミッタに接続されるｎｐｎ ）ランジ
スタからなる第４のトランジスタで、上記第３のトラン
ジスタ（７）とでダーリントン回路を構成しているもの
でめるＯ ＩＩＧは上記第３のトランジスタ（７）のエ
ミッタと上記出力端（５）との間に接続される抵抗、σ
υは上記第２のトランジスタ（旬のベースに抵抗α２を
介してさ一スが接続されるとともに抵抗０３を介してコ
レクタが接続され、エミッタが上記低電位点（６）に接
続されるショットキーバリアｎｐｎトランジスタからな
る第５のトランジスタである。
次にこの様に構成された回路の動作について説明する。
まず第１のトランジスタ１１）のベースにＶ″Ｈ〃Ｈ〃
レベルが入力されると、第１のトランジスタ（１）が導
通し、その結果用２のトランジスタ（４）が導通して出
力端（５）から電流な吸込むため、出力端（５）の電位
はＬ レベルとなる。この時第１のトランジスタ（１）
が導通しているため、第３及び第４のトランジスタ（７
）ｆ９Ｊは非導通状態となっているものである。
レベルが入力されると、第１のトランジスタ（１）が導
通し、その結果用２のトランジスタ（４）が導通して出
力端（５）から電流な吸込むため、出力端（５）の電位
はＬ レベルとなる。この時第１のトランジスタ（１）
が導通しているため、第３及び第４のトランジスタ（７
）ｆ９Ｊは非導通状態となっているものである。
一方、第１のトランジスタｆｉｌのベースにＬ レベル
の信号が入力されると、第１のトランジスタ１１）が非
導通状態となり、＠Ｓのトランジスタ＋ＩＤが過渡的に
導通して第２のトランジスタ（４）のペース電荷を引き
抜くためスイッチングスピードが速められて第２のトラ
ンジスタ（４（が非導通状態となる。
の信号が入力されると、第１のトランジスタ１１）が非
導通状態となり、＠Ｓのトランジスタ＋ＩＤが過渡的に
導通して第２のトランジスタ（４）のペース電荷を引き
抜くためスイッチングスピードが速められて第２のトラ
ンジスタ（４（が非導通状態となる。
また多用１のトランジスタ１１３が非導通状態となるこ
とにより第３及び第４のトランジスタ（７１４９１が導
通して、高電位点１３Ｊから抵抗＋８１ ？：介して出
力端（５）に電流が流れ、出力端（５）の１位は１Ｈ”
レベルとなるものである。
とにより第３及び第４のトランジスタ（７１４９１が導
通して、高電位点１３Ｊから抵抗＋８１ ？：介して出
力端（５）に電流が流れ、出力端（５）の１位は１Ｈ”
レベルとなるものである。
そして、第１のトランジスタｔｌ）は、低電位点（６）
の電位を基準として、第２のトランジスタ（４）のベー
ス・エミッタ間電圧ｖＢＥ（４）と第１のトランジスタ
（１］のベース・エミッタ間電圧ｖＥＥｉ（７）との和
よりベースに印加される信号の電位が高いと導通し。
の電位を基準として、第２のトランジスタ（４）のベー
ス・エミッタ間電圧ｖＢＥ（４）と第１のトランジスタ
（１］のベース・エミッタ間電圧ｖＥＥｉ（７）との和
よりベースに印加される信号の電位が高いと導通し。
低いと非導通となるものである。
ところで、上記の様に構成された回路において。
出力端（５）にノイズが印加され出力端（５）の′電位
が低′１位点（６１の電位より低くなると、この出力端
（５）のｔ位を基準として第２のトランジスタ（４）の
ベース・コレクタ間１圧ＶＢｏ＋４３と第１のトランジ
スタ（１）のベース・エミッタ間電圧（７）との和によ
り第１のトランジスタ（υの導通・非導通状態が決定さ
れるため、信号がＬ レベルであるにもかかわらず第１
のトランジスタｔ１）−６Ｈ導通状態になってしまう恐
れが生じてしまうものであった。この様な状態が信号が
％ ＨＪレベルから１Ｌルベルに変化した時に生じると
、第１のトランジスタ（１）が導通状態のままになり、
出力端（５）の電位が低電位点（６１の電位より高くな
って非導通状態となる念め１回路としてのスイッチング
スピード時間が長くなるという問題点を有した。
が低′１位点（６１の電位より低くなると、この出力端
（５）のｔ位を基準として第２のトランジスタ（４）の
ベース・コレクタ間１圧ＶＢｏ＋４３と第１のトランジ
スタ（１）のベース・エミッタ間電圧（７）との和によ
り第１のトランジスタ（υの導通・非導通状態が決定さ
れるため、信号がＬ レベルであるにもかかわらず第１
のトランジスタｔ１）−６Ｈ導通状態になってしまう恐
れが生じてしまうものであった。この様な状態が信号が
％ ＨＪレベルから１Ｌルベルに変化した時に生じると
、第１のトランジスタ（１）が導通状態のままになり、
出力端（５）の電位が低電位点（６１の電位より高くな
って非導通状態となる念め１回路としてのスイッチング
スピード時間が長くなるという問題点を有した。
この発明は上記した点に鑑みてなされたものであり、出
力端Ｋ例え低電位点の電位より低い電位とするノイズが
印加されたとしても、スイッチングスピード時間が長く
ならないノイズに強い半導体集積回路装置を得ることを
目的とするものである０ 〔問題点を解決するための手段〕 この発明に係る半導体集積回路装置は、ベースに入力さ
れる信号に応じて導通・非導通状態となる第１のトラン
ジスタに応じて導通・非導通状態となる第２のトランジ
スタを有し、この第２０トランジスタのコレクタにカソ
ードが接続され、出力端にアノードが接続されるショッ
トキーバリアダイオートを設けたものである。
力端Ｋ例え低電位点の電位より低い電位とするノイズが
印加されたとしても、スイッチングスピード時間が長く
ならないノイズに強い半導体集積回路装置を得ることを
目的とするものである０ 〔問題点を解決するための手段〕 この発明に係る半導体集積回路装置は、ベースに入力さ
れる信号に応じて導通・非導通状態となる第１のトラン
ジスタに応じて導通・非導通状態となる第２のトランジ
スタを有し、この第２０トランジスタのコレクタにカソ
ードが接続され、出力端にアノードが接続されるショッ
トキーバリアダイオートを設けたものである。
この発明においては、ショットキーバリアダイオートが
、出力端の電位がノイズ等の影響により低電位点の電位
より低くなっても第２のトランジスタのコレクタから出
力端へ電流が流れるのを阻止し、常に低電位点の電位を
基準として第１のトランジスタの導通・非導通状態とな
るベース電位乞決定せしめるものである。
、出力端の電位がノイズ等の影響により低電位点の電位
より低くなっても第２のトランジスタのコレクタから出
力端へ電流が流れるのを阻止し、常に低電位点の電位を
基準として第１のトランジスタの導通・非導通状態とな
るベース電位乞決定せしめるものである。
以下にこの発明の一実施例？第１図に基づいて説明する
と２図においてα瘤はアノードが出力端（５）に接続さ
れるとともにカソードが第２のトランジスタ（４）のコ
レクタに接続されるショットキーバリアダイオートであ
る。
と２図においてα瘤はアノードが出力端（５）に接続さ
れるとともにカソードが第２のトランジスタ（４）のコ
レクタに接続されるショットキーバリアダイオートであ
る。
次にこの様に構成された回路の動作について説明する。
まず、第１のトランジスタ（υのベースにＨレベルの信
号が入力されると、第１のトランジスタ（１）が導通し
、その結果、第２のトランジスタ（４）が導通して出力
端（５）からショットキーバリアダイオートＱ４１介し
て電流を吸込むため、出力端（５）の電位は１Ｌ”レベ
ルとなる。この時、第１のトランジスタ（１）が導通し
ているため、第３及び第４のトランジスタＬ７１ （９
）は非導通状態となっているものである。
号が入力されると、第１のトランジスタ（１）が導通し
、その結果、第２のトランジスタ（４）が導通して出力
端（５）からショットキーバリアダイオートＱ４１介し
て電流を吸込むため、出力端（５）の電位は１Ｌ”レベ
ルとなる。この時、第１のトランジスタ（１）が導通し
ているため、第３及び第４のトランジスタＬ７１ （９
）は非導通状態となっているものである。
一方、第１のトランジスタ＋ＩＪのペースＫＩ＋１／ベ
ルの信号が入力されると、第１のトランジスタ（υが非
導通状態となり、第５のトランジスタ＋ｌｉｔが過渡的
に導通して第２のトランジスタ（４＋のベース電荷を引
き抜くためスイッチングスピードが速められて第２のト
ランジスタ＋４１が非導通状態となる。
ルの信号が入力されると、第１のトランジスタ（υが非
導通状態となり、第５のトランジスタ＋ｌｉｔが過渡的
に導通して第２のトランジスタ（４＋のベース電荷を引
き抜くためスイッチングスピードが速められて第２のト
ランジスタ＋４１が非導通状態となる。
また、第１のトランジスタ（１］が非導通状態となるこ
とにより、第３及び第４のトランジスタ＋７７ （９Ｊ
が導通して、高電位点＋３）から抵抗（８）を介して出
力端（５）に電流が流れ、出力端（５）の電位は′Ｈ”
レベルとなるものである。
とにより、第３及び第４のトランジスタ＋７７ （９Ｊ
が導通して、高電位点＋３）から抵抗（８）を介して出
力端（５）に電流が流れ、出力端（５）の電位は′Ｈ”
レベルとなるものである。
また、出力端（５）の電位がノイズ等の影響により低電
位点の電位より低くなっても、第２のトランジスタ１旬
のコレクタから出力端１５）へ電流が流れるのをショッ
トキーバリアダイオートｔ１４１が阻止するため、出力
端（５）の電位が低下することにより第２のトランジス
タ（４）は非導通状態とされることがないため、低電位
点（６１の電位を基準にして、第２のトランジスタ（４
）のベース・エミッタ開成圧ｖＢＦ、（４）と第１のト
ランジスタ１１３０ペース・エミッタ間電圧ＶＢ、ｔυ
との和と信号の電位とにより第１のトランジスタ１１）
の導通・非導通状態が決定されるものである。従って、
信号が′Ｈ”レベルから′Ｌ”レベルに変化した時に、
出力端（５）の電位が低電位点（６１の１位より低くな
っても、第１のトランジスタ１１３が導通状態からすみ
やかに非導通状態になり９回路としてのスイッチングス
ピード時間が遅れるということはないものである。
位点の電位より低くなっても、第２のトランジスタ１旬
のコレクタから出力端１５）へ電流が流れるのをショッ
トキーバリアダイオートｔ１４１が阻止するため、出力
端（５）の電位が低下することにより第２のトランジス
タ（４）は非導通状態とされることがないため、低電位
点（６１の電位を基準にして、第２のトランジスタ（４
）のベース・エミッタ開成圧ｖＢＦ、（４）と第１のト
ランジスタ１１３０ペース・エミッタ間電圧ＶＢ、ｔυ
との和と信号の電位とにより第１のトランジスタ１１）
の導通・非導通状態が決定されるものである。従って、
信号が′Ｈ”レベルから′Ｌ”レベルに変化した時に、
出力端（５）の電位が低電位点（６１の１位より低くな
っても、第１のトランジスタ１１３が導通状態からすみ
やかに非導通状態になり９回路としてのスイッチングス
ピード時間が遅れるということはないものである。
この発明は以上に述べたように、ベースに信号が入力さ
れる第１のトランジスタの動作状態に応じて動作する第
２のトランジスタのコレクタと出力端との間にショット
キーダイオードを接続したので、出力端の電位がノイズ
等により低゛１位点の電位よりも低くなっても、第２．
Ｑ）ランジスタのコレクタから出力端への電流が阻止さ
れるため。
れる第１のトランジスタの動作状態に応じて動作する第
２のトランジスタのコレクタと出力端との間にショット
キーダイオードを接続したので、出力端の電位がノイズ
等により低゛１位点の電位よりも低くなっても、第２．
Ｑ）ランジスタのコレクタから出力端への電流が阻止さ
れるため。
第１のトランジスタの動作状態が影響されず、スイッチ
ングスピード時間が長くならないという効果を有するも
のである。
ングスピード時間が長くならないという効果を有するも
のである。
第１図はこの発明の一実施例を示す回路図、第２図は従
来のＬ８ＴＴＬの出力回路を示す回路図である。 図において（１りは第１のトランジスタ、（３）は高電
位点、（４）は第２のトランジスタ、（５）は出力端、
（６１は低電位点、α４はショットキーバリアダイオー
トである。 なお、各図中同一符号は同−又は相当部分χ示す０
来のＬ８ＴＴＬの出力回路を示す回路図である。 図において（１りは第１のトランジスタ、（３）は高電
位点、（４）は第２のトランジスタ、（５）は出力端、
（６１は低電位点、α４はショットキーバリアダイオー
トである。 なお、各図中同一符号は同−又は相当部分χ示す０
Claims (1)
- 信号がベースに入力されるとともにコレクタが高電位点
に接続される第１のトランジスタ、この第１のトランジ
スタのエミッタにベースが接続され、エミッタが低電位
点に接続され、上記第１のトランジスタが導通すると導
通し、非導通になると非導通になる第２のトランジスタ
、この第２のトランジスタのコレクタにカソードが接続
され、出力端にアノードが接続されるショットキーバリ
アダイオートを備えた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11904785A JPS61276426A (ja) | 1985-05-30 | 1985-05-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11904785A JPS61276426A (ja) | 1985-05-30 | 1985-05-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61276426A true JPS61276426A (ja) | 1986-12-06 |
Family
ID=14751600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11904785A Pending JPS61276426A (ja) | 1985-05-30 | 1985-05-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61276426A (ja) |
-
1985
- 1985-05-30 JP JP11904785A patent/JPS61276426A/ja active Pending
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