JPS5836537B2 - 雑音抑止回路 - Google Patents

Description

【発明の詳細な説明】 本発明は雑音抑止回路に関するものであり、殊に長期間
に渡って高速度で発生する雑音パルスを抑止するための
効果的な雑音抑止回路に関するものである。

雑音抑止回路は、雑音が存在すると装置が非正常動作状
態となりやすシ咄動車用回路からコンピュータ回路に至
るまで非常に広範囲に利用されている。

一般に用いられている雑音抑止装置は、電気回路の入力
導線を基準電位またはアース電位に結合させているトラ
ンジスタ・スイッチを具備している。

従来のトランジスタ・スイッチは雑音スパイクをアース
へ分流するように構成され、一方回路への希望入力信号
に応答して非導通の状態を維持する。

この従来の雑音抑止回路の欠点は、入力信号の電位に比
例した電荷を蓄積する雑音抑止トランジスタのベース・
コレクタ接合容量が前記雑音スパイクの電位に追随する
ということにある。

それ故、本質的には低域フィルタである従来の雑音抑止
回路は、前記ベース・コレクク接合容量の放電時間より
速い速度で発生する雑音スパイクを十分にアースへ分流
する機能を有してない。

したがって、従来の能動低減フィルタ回路のもつ問題は
ベース・コレクタ接合容量に蓄積される電荷が入力雑音
の電圧に比例あるいは追随することにある。

このベース・コレクタ接合容量が雑音抑止回路に結合さ
れた動作回路のしきい電圧を越えて充電されると、前記
能動フィルタ回路は前記ペースコレクタ接合容量が放電
されるまで雑音スパイク・が動作回路を作動させてしま
う。

Ｌ・シークスによる゛トランジスタ積分器”（Ｔｒａｎ
ｓｉｓｔｏｒ Ｉｎｔｅｇｒａｔｏｒ）と題された米
国特許第２．８ ６ ０．２ ６ ０号では、シリコン
・ハイアルファ接合トランジスタ群を採用した電圧積分
器回路が開示されている。

この先行技術回路は雑音パルス抑止機能を有するが、低
放電速度の欠点を有している。

このため、接合容量には動作回路を誤作動させる高速度
発生雑音パルスに応答して電荷が蓄積されてしまう。

また、この従来の電圧積分器回路は動作回路の入力部に
おける低しきい電圧で作動するだけである。

したがって、このような回路は動作回路の入力部の正常
な低しきい電圧が高電圧雑音スパイクに敏感である雑音
抑止回路としては不適切である。

本発明と同じ発明者であるジエイムズＧ・ホルトによる
１９７３年１月２日出願の「雑音抑止回路」と題された
米国出願番号３２０．４０６号（特願昭４９−４３５７
号：特開昭４９−１０２２１５号）において、一つの雑
音抑止回路が開示されている。

本出願に開示されている回路は上記の米国特許願第３２
０．４０６号の明細書に開示された回路の１改良である
。

本発明は、入力装置と出力装置と、コレクタ、回路の入
力装置に結合したエミツタ、およびインピーダンス装置
を介して動作回路の入力に結合したベースとを有する第
１のトランジスタと、第１のトランジスタのコレクタに
結合したベース、基準電位に結合したコレクタ、および
インピーダンス装置と一体になったエミツタとを有する
第２のトランジスタとを具備する雑音抑止回路に関する
ものである。

本発明に係る回路はモノリシツク半導体集積回路の技術
を利用して製造することが出来る。

本発明に係る回路は正方向性雑音パルスあるいは負方向
性雑音パルスを抑止することができるものであり、ある
いはこの２種類の雑音抑止回路の１種類の回路を縦続接
続することにより正方向性および負方向性の両雑音パル
スを抑止しうるものである。

本発明の実施例によれば、２つの雑音抑止回路が縦続接
続され正負両極性の雑音を抑止している。

これら２つの縦続接続回路の第１の回路は正方向性雑音
パルスを抑止し、第２の回路は負方向性雑音パルスを抑
止している。

切換装置は前記２つの縦続接続回路間に結合されており
、入力信号が高レベルにある時、および第１の回路の入
力導線に負方向性雑音パルスが到来する可能性のある時
に前記第１の回路を非動作状態に切換えている。

第１図は本発明の一実施例簡略図である。

図示した回路の入力はＮＰＮトランジスタＱ３のエミツ
タに接続された入力導線１１により示されている。

トランジスタＱ３のベースは抵抗器Ｒ４の一方の端子に
結合されている。

後述する第１図のソリッドステート半導体の構戒で説明
するが、抵抗器Ｒ４は拡散抵抗器であり、またＰＮＰト
ランジスタＱ４のエミツタの役割もはたしている。

トランジスタＱ３のコレクタはトランジスタＱ４のベー
スに接続されており、トランジスタＱ４ノコレクタは基
準電位あるいはアース電位に接続されている。

容量ＣｊはトランジスタＱ４のベースとアースを結合し
ており、この容量はトランジスタＱ４のコレクタ・ベー
ス接合部の容量を共用している。

もし必要ならば付加的容量を容量Ｃｊと並列に接続する
こともできる。

出力導線１２は抵抗器Ｒ４の他方の端子に結合されてお
り、動作回路（図示せず）の入力に接続されている。

前記動作回路は、入力導線１１に伝送されかつトランジ
スタＱ３，Ｑ４、抵抗器Ｒ４、および出力導線１２を通
過する信号により、作動する。

電流源１４は電流■１を発生させるために正電圧源（Ｂ
＋）と出力導線１２間に接続されている。

前記電流源１４は前記電圧源（Ｂ＋）とともに例えば抵
抗とで構成してもよい。

もし抵抗と電圧源Ｂ＋が前記電流源１４として用いると
、一定電流は供給できない。

しかし、必要あれば他の適当な構成の従来電流源、すな
わち一定電流を供給できる定電流源を使用することがで
きる。

もし必用ならば、トランジスタＱ３ ，Ｑ４はそれぞれ
ＰＮＰ Ｉ−ランジスタ、ＮＰＮトランジスタのように
その極性が逆であってもよい。

もしこのような逆極性の構成を望むならば、トランジス
タＱ４のコレクタはアース電位の代わりに電圧源Ｂ＋に
接続する。

また第１図に示された極性を有する構成において、他の
特殊構成用として必要ならばトランジスタＱ４のコレク
タをアース電位ノ代わりに負電圧に結合することもでき
る。

第１図に示された回路は入力導線１１に供給される低レ
ベル論理信号かアース電位に応答して作動する。

トランジスタＱ３は電流源１４から伝送される電流■１
により飽和状態となるように置かれる。

入力導線１１に現出する正極雑音パルスはＮＰＮ トラ
ンジスタＱ３を逆バイアスすることになる。

殊に、入力導線１１に加わる低レベル論理信号あるいは
アース電位は飽和トランジスタＱ３を介してトランジス
タＱ４のベースに伝送される。

トランシスタＱ４は導通状態となり、前記低レベル信号
あるいはアース電位は出力導線１２に伝送される。

入力導線１１に現出する正極雑音パルスは容量Ｃｊを充
電するが、その範囲は０．１ボルトから電流源１４から
の電流振幅、およびトランジスタＱ３ ，Ｑ４のｐ−ｎ
接合にかかる電圧降下にはって制限される値を有するあ
る正電圧値までである。

入力導線１１に現出する正極雑音パルスは前記出力導線
１２において低速変化傾斜電圧を発生させ、またこの傾
斜電圧は次の方程式により表わしうる （Ｉ１は電流源１４からの電流、βＱ４はトランジスタ
Ｑ４の電流利得、およびＣｊは前記トランジスタＱ４の
コレクタ・ベース接合部による容量である。

）前記入力信号が低レベルにある間、正極雑音パルスが
まず到来すると、前記出力導線１２にかかる電圧はほぼ
０．７ボルトに等しい（このうちＯ、■ボルトはトラン
ジスタＱ３のコレクタ・エミック間の降下電圧であり、
０．６ボルトはトランジスタＱ４のベース・エミツタ間
の降下電圧である）。

出力導線１２にかかる電圧が増加する割合は容量Ｃｊの
有する電圧の増加する割合に等しい。

容量Ｃｊの有する電圧が０．１ボルトから増加すると、
出力導線１２にかかる電圧は０．７ボルトから前記電流
源が決定するある正電位値までの範囲で増加する。

入力導線１１にかかる正極パルスが消失すると、容量Ｃ
ｊはトランジスタＱ３を介して放電する。

したがって、トランジスタＱ３のコレクタ・エミツタ間
の降下電圧は０．１ボルトに等しいから、容量Ｃｊの有
する電圧は放電により０．１ボルトまでとなる（この電
圧はトランジスタＱ３のコレクタ・エミツタ間降下電圧
に等しい）。

第２図は第１図に示した回路を半導体装置に組込んだ場
合の横断面図である。

図示のように典型的にはＰ型シリコンであるサブストレ
ート２１はその上面にＮ型エピタキシャル層２２を形成
している。

以後サブストレート２１とその上面に形成されたエビタ
キシャル層２２をダイ（ｄｉｅ）２０と呼ぶことにする
。

前記Ｎ型エピタキシャル層２２の領域、例えば領域２２
ａは断面部分２３ａと２３ｂで図示された拡散Ｐ型絶縁
領域の形戒によって近傍の同種領域から電気的に絶縁さ
れている。

これら拡散絶縁領域はＮ型エピクキシャル層２２からそ
のエビタキシャル層を通って前記Ｐ型サブストレート２
１の表面まで伸びている。

Ｐ型領域２４は前記エビタキシャル層２２の頂上表面近
傍のＮ型領域２２ａの一部分上に形成されている。

充分にドーブされたＮ型領域２５が次に前記Ｐ型領域２
４内にかつ前記領域２４の頂上表面近傍に形成される。

前記雑音抑止回路（第１図）の入力導線に対応する電気
的導線３１はＮ型領域２５の一部とある抵抗値をもって
接続している。

トランジスタＱ３（第１図）に対応するＮＰＮトランジ
スタはエミツタ領域２５、ベース領域２４、およびコレ
クタ領域２２ａから構威される，第１図の導線１２に対
応する出力導線３２はＰ型領域２４の一部とある抵抗値
をもって接続されている。

電流源１４は出力導線３２と正電圧源（Ｂ＋）間に接続
されている。

前記拡散Ｐ型ベース領域２４はまた抵抗器Ｒ４をもかね
ている。

ＰＮＰトランジスタは前記拡散Ｐ型ベース領域と前記抵
抗器Ｒ４とが一体となったエミツタ領域、ベース領域２
２ａ１およびコレクタ領域２１から構成される。

トランジスタＱ３のコレクタは自動的にトランジスタＱ
４のベースと結合されるが、それは両領域が共通のＮ型
領域２２ａで構成されているからである。

容量Ｃｊは前記Ｎ型エピタキシャル層２２と前記Ｐ型サ
ブストレート２１との間の接合部によって形成される。

前記容量Ｃｊに蓄積される電荷は領域２２ａ，２４、お
よび２５を介して放電されるが、それはすなわちトラン
ジスタＱ３を構成する３つの領域を介していることにな
る。

第３図は第１図に示した回路の時間図である。

第３図の３つの各波形の縦軸は電圧を示し、３つの各波
形の横軸は時間を示している。

波形３４は入力導線１１に現われる正方向性雑音パルス
を示している。

波形３５は波形３４により示される雑音パルスに応答す
る容量Ｃｊに現出する電圧を表わしている。

波形３６は波形３４によって表わされる正方向性雑音パ
ルスに応答し出力導線１２に現出する電圧を表わしてい
る。

例えば、図で３番目の連続的正方向性雑音パルスが長期
間に渡って（すなわちダッシュ延長線３４ａで表わされ
るような）高レベルになると仮定する。

そのような延長正方向性信号は前記動作回路の出力に有
効信号として伝送される切換信号を示してしまう。

前記延長正方向性信号３４ａに応答して、容量Ｃｊの有
する電圧はその大きさにおいて電流源１４から供給され
る電流■１によって制限をうけるある電圧値まで増加す
る。

この容量Ｃｊの有する電圧の増加は波形３５の３番目の
連続的雑音パルスのダッシュ延長線３５によって表わさ
れている。

同様に、出力導線１２にかかる電圧レベルはその大きさ
において波形３６のダッシュ延長線３６ａによって示さ
れるように増加する。

前記延長波形３６ａが（有効切換信号に応答して）図の
レベルｖｔｈで示される動作回路のしきい電圧レベルに
到達する時、前記動作回路は作動する。

このしきい電圧レベルに到達する時間は横軸上の時間ｔ
ｓｗで示されている。

このようにして、第１図に図示した雑音抑止回路は前記
動作回路を誤作動させる正方向性雑音パルスを抑止する
のである。

同時に、前記雑音抑止回路は、抑止雑音パルスレベルよ
り実質的に高いレベルにしきい電圧が設定される動作回
路にも互換性がある。

第４図には正負両方向性雑音パルス用の２つの縦続接続
雑音抑止回路の略図が示されている。

ダッシュ線１０で囲まれた回路部は第１図に図示された
回路と同じ構成であり、使用している参照番号も同じで
ある。

回路部１０は正方向性雑音パルスを抑止し、またダッシ
ュ線４０で囲まれた回路部は負方向性雑音パルスを抑止
する。

ダッシュ線５０で囲まれた回路部は切換回路であり、ま
たダッシュ線６０で示された回路部は動作回路の１例と
して用いられるインバータである。

回路部１０の出力導線１２は回路部４０のトランジスタ
Ｑ６のエミツクに接続されている。

トランジスタＱ６のコレククは容量Ｃ６の一方の端子、
およびトランジスタＱ７のベースに接続されている。

トランジスタＱ６のベース端子はダイオードＤ６のアノ
ードに接続されており、ダイオードＤ６のカソードはト
ランジスタＱ７のエミツクに接続されている。

トランジスタＱ７のコレクタは電圧源（Ｂ＋）と容量Ｃ
６の他方の端子に接続されている。

容量Ｃ６はトランジスタＱ６のベース・コレクタ容量か
ら成っており、その容量は本明細書中で容量Ｃｊを説明
したのと同様に形成される。

相互に結合されたダイオードＤ６のカソードとトランジ
スタＱ７のエミツタは抵抗器Ｒ６の一方の側に接続され
ている。

抵抗器Ｒ６の第２の側は回路部６０のトランジスタＱ８
のベース端子に結合されている。

また抵抗器Ｒ７はトランジスタＱ８のベースとアース電
位間に結合されている。

トランジスタＱ８のエミツタはアース電位に接続されて
おり、またトランジスタＱ８のコレクタは出力導線６２
に結合されている。

抵抗器Ｒ８は正電圧源（Ｂ＋）と出力導線６２間に結合
されている。

しかし、前記抵抗器Ｒ８の代わりに電流源を用いること
もできる。

回路部５０は、出力信号が低レベルにある時、すなわち
負方向性雑音パルスが発生する時間内に、前記回路部１
０を切り離す切換装置から成っている。

回路部１０に在るトランジスタＱ３のコレクタ端子は回
路部５０に在るトランジスタＱ９の２つのコレクタの第
１コレクタに結合されている。

トランジスタＱ９のエミツタ端子は電子源（Ｂ＋）に結
合されている。

トランジスタＱ９の第２コレクタは接続点５２において
トランジスタＱ９のベース端子に結合している。

接続点５２は抵抗器Ｒ９の一方の側に結合されており、
また抵抗器Ｒ９の他方の側はトランジスタＱ８のコレク
タ端子に結合している。

前記回路部４０は前記回路部１０の逆回路（実質的に双
対）である。

すなわち、トランジスタＱ６はＰＮＰトランジスタであ
りＮＰＮ｝ランジスタＱ３に対応し、またトランジスタ
Ｑ７はＮＰＮ トランジスタでありＰＮＰトランジスタ
Ｑ４に対応するのである。

この場合抵抗器Ｒ６は対応トランジスタのエミツタから
分離されて拡散される。

それは拡散抵抗器がＰ型材料からなり、ＮＰＮ ｔ−ラ
ンジスタＱ７のエミツタはＮ型材料からなるという事実
による。

ダイオードＤ６はトランジスタＱ６のベースとトランジ
スタＱ７のエミツタ間に０．６ボルトの電圧降下を加え
るから、トランジスタＱ７のエミツタ電圧は下り、トラ
ンジスタＱ６が飽和するのを防ぐ。

しかし、抵抗器等の他の回路インピーダンス素子として
作用する要素をこの目的のためにダイオードＤ６の代わ
りに用いることもできる。

回路部１０の動作はすでに説明したとうりであり、出力
信号は出力導線１２を介してトランジスタＱ６のエミツ
タに供給される。

いま出力導線１２に供給される信号が負方向性雑音パル
スを含んでいないとすると、回路部１０からの前記出力
信号はトランジスタＱ６、ダイオードＤ６、および抵抗
器Ｒ６を介してトランジスタＱ８のベースに伝送される
。

この信号に応答して、出力信号（いま入力した信号から
変換された）は出力導線６２に供給される。

前記出力導線６２にかかる低レベル信号が抵抗器Ｒ９を
介してトランジスタＱ９のベース端子に達すると、トラ
ンジスタＱ９はオン状態となる。

トランジスタＱ９がオン状態となった時、容量℃ｊに電
荷が蓄積される。

容量Ｃｊに蓄積された電荷はトランジスタＱ４をオフ状
態に保つのである。

この状態下で、トランジスタＱ３のベース端子は入力導
線１１を介して供給される信号に追随するが、トランジ
スタＱ３のベースは入力導線１１にかかるレベルよりベ
ース・エミツタ間電圧降下（ＩＶＢＥ）だけ高い。

したがって、入力導線１１に供給される高レベル信号は
トランジスタＱ３を介してＩＶＢＢだけ増加し、かつ抵
抗器Ｒ４を介でトランジスタＱ６のエミツタ端子に供給
される。

回路部４０は負方向性雑音パルス検出するために設けら
れている。

出力導線１２を介して回路１０から供給された高レベル
信号はトランジスタＱ６のベース・エミツタ端子間を順
バイアスする。

したがって、電流はトランジスタＱ６のエミツタ端子か
らコレクタ端子へ流れ、またトランジスタＱ７のベース
端子に達する。

回路１０の導線１２に供給される前記高レベル信号に応
答して、それと同量の電流がトランジスタＱ７のエミツ
タ、および続けてトランジスタＱ８をオン状態にする前
記回路部６０の抵抗器Ｒ６ ，Ｒ７から成る抵抗器網を
介して流れる。

この電流は出力導線６２に低レベル出力信号を提供する
のである。

トランジスタＱ６に電流が流れている間、容量Ｃ６に電
荷が蓄積される。

例えば、負方向性雑音パルスが入力導線１１に加わり、
前記負方向性雑音パルスはトランジスタＱ３および抵抗
器Ｒ４を介して流れ、かつトランジスタＱ６のエミツタ
端子に到達すると仮定しよう。

この負方向性雑音パルスはトランジスタＱ６のエミツタ
・ベース接合を逆バイアスすることになる。

しかし、容量Ｃ６内の電荷はトランジスタＱ７をオン状
態に保ち、またトランジスタＱ７のベース・エミツク接
合を介してトランジスタＱ８をオン状態に保つのである
。

トランジスタＱ８のベースは上記の経路を通って電流を
引き出し、その電流によって容量Ｃ６はゆっくり放電し
てしまう。

すなわち、トランジスタＱ８によって引き出された前記
電流は、非常にゆっくりした速度で容量Ｃ６を放電させ
るトランジスタＱ７の大ベータ値によって分割される。

容量Ｃ６をトランジスタＱ７ ，Ｑ８をオフ状態にする
レベルにまで放電させるに必要な時間は入力信号変化と
出力は号切換との間の時間遅延を構成している。

この時間遅延は回路に用いるために選択された構成部品
に左右される。

この動作によって負方向性雑音パルスが入力導線１１に
供給されたときにその影響が出力導線６２に現われるの
を抑止する。

負方向性信号が入力導線１１に供給され、しかもそれは
正当切換信号である時、トランジスタＱ７，Ｑ８は容量
Ｃ６を放電するに必要な遅延時間後すぐにオフ状態とな
る。

一旦トランジスタＱ８がオフ状態になると、供給電圧（
Ｂ＋）は抵抗器Ｒ８を介して出力導線６２に印加される
ことになる。

トランジスタＱ８がオフ状態になる時トランジスタＱ８
のコレクタには高レベル電圧が印加される。

この高レベル信号はまた抵抗器Ｒ９を介してトランジス
タＱ９のベース端子に達することによってトランジスタ
Ｑ９をオフ状態とし、また回路１０を切り離す。

したがって、もし入力信号が切換後低レベル状態にある
とすれば、望ましくないどんな雑音パルスも正方向性雑
音パルスとなる。

したがってこの雑音は回路部１０によって除去され、出
力導線６２にその影響が現われるのが抑圧される。

前記トランジスタＱ９に同等の大きさの２つのコレクタ
を設けたことによって、各コレクタに全く同じ電流を流
すことができる。

丁なわち、トランジスタＱ９の第１コレクタを介して流
れる電流量とトランジスタＱ９の第２コレクタを介して
流れる電流量が等しいということである。

したがって、抵抗器Ｒ９を介して引き出される電流量は
容量Ｃｊに供給される電流量に等しい。

トランジスタＱ９のベースから流出する電流量はトラン
ジスタＱ９のコレクタから流出する電流量に比較すると
無視することができる。

したがって、抵抗器Ｒ９を通過する電流は前記容量Ｃｊ
に供給される電流に実質的に等しい。

しかし、双コレクタ・トランジスタＱ９の代わりにコレ
クタをｌつしかもたないトランジスタを使用することも
できる。

もしそのような単コレクク・トランジスタがＱ９に用い
られるとすると、次にはトランジスタＱ９のエミツタ端
子とベース端子間にプルアップ抵抗器（図示せず）を結
合する必要がある。

また、入力信号が高レベルにある時、回路部１０を切り
離すいかなる切換装置も図示の特定回路５０の代わりに
要件を満足させることができる。

図示の回路５０に類似の切換回路が採用された時には、
トランジスタＱ８等の反転段が必要である。

しかしながら、全く異った型の切換装置（回路５０）が
採用されるならば、抵抗器Ｒ９を通る信号は例えばトラ
ンジスタＱ７のエミツク等の異なる回路点に供給するこ
とができる。

上述した実施例の回路においては、入力信号が高レベル
のときには論理状態を変化させないため、回路部１０は
不要となる。

このため回路部１０は入力信号が高レベルのときには回
路部５０により切離すようにしてある。

またもし、入力信号が高レベルのときこの回路部１０が
動作状態にあると、低雑音パルスを受けた後に低レベル
から高レベルに入力を回復させるのが抑圧され、好まし
くない。

したがってこの回路部５０は入力信号が高レベルのとき
で雑音パルスを受けた後に回路部１０を急速に回復させ
る機能も有する。

第５図は第４図に示した回路の時間関係説明図である。

波形７４は入力導線１１に供給される入力信号を示す。

部分７４ａ ，７４ｂは正方向性雑音パルスを示し、部
分７４ｃは正当切換信号を示している。

部分７４ｄは負方向性雑音パルスを示し、部分７４ｅは
正当負方向性切換信号を示している。

波形７５は波形７４で示される入力信号に応答して出力
導線６２に現出する出力信号を示している。

波形７５の縁部７５ａは本明細書中で前述の如く、容量
Ｃｊの充電に必要な時間量だけ前記部分７４ｃの先導縁
部から時間遅延している（第５図、ｔ１からｔ２）。

同様に、波形７５の縁部７５ｂは前記部分７４，ｅの先
導縁部から時間遅延し（第５図、ｔ３から１４）、前記
時間遅延は前記容量Ｃ６の放電に必要な時間量により定
まるのである。

【図面の簡単な説明】

第１図は本発明の雑音抑止回路の略図、第２図は第１図
に示した回路を集積回路で実現したものの横断面図、第
３図は第１図に示した回路の時間図、第４図は正負両方
向性雑音パルス用縦続接続雑音抑止回路の略図、第５図
は第４図に示した回路の時間図である。 Ｑ３・・・・・・ＮＰＮ ｌ−ランジスタ（第１のトラ
ンジスタ）、Ｑ４・・・・・・ＰＮＰ トランジスタ（
第２のトランジスタ）、Ｑ６・・・・・・第３のトラン
ジスタ、Ｑ７・・・・・・第４のトランジスタ、Ｑ９・
・・・・・切換装置。 Ｃｊ・・・・・・（第１の）電荷蓄積装置、Ｃ６・・・
・・・第２の電荷蓄積装置、Ｒ４・・・・・・（第１の
）抵抗器。 Ｒ６・・・・・・第２の抵抗器、２１・・・・・・サブ
ストレート、２２・・・・・・金属半導体材料層、２４
・・・・・・第１の領域２５・・・・・・第２の領域、
３１・・・・・・入力導線、３２・・・・・・出力導線
。

Claims (1)

1. 【特許請求の範囲】 １ 人力装置と出力装置とを具備する雑音抑止回路にお
   いて； コレクタ領域と、前記入力装置に結合されたエミツタ領
   域と、拡散抵抗装置を介して前記出力装置に結合された
   ベース領域とを有するＮＰＮトランジスタと； 前記ＮＰＮ｝ランジスタのコレクタ領域に結合されたベ
   ース領域と、アース電位に接続されたコレクタ領域と、
   前記拡散抵抗装置と一体になっているエミツタ領域とを
   有するＰＮＰ ｌ−ランジスタと； 前記ＰＮＰ｝ランジスタのベース領域ト、コレクタ領域
   との間に結合された電荷蓄積装置とから構成されること
   を特徴とする雑音抑止回路。 ２ 人力装置と出力装置とを具備する雑音抑止回路にお
   いて； コレクタと、前記入力装置に結合されたエミックと、拡
   散抵抗装置に結合されたベースとを有する第１のトラン
   ジスタと： 前記第１のトランジスタのコレクタに結合されたベース
   と、第１の基準電位に結合されたコレクタと、前記拡散
   抵抗装置と一体になっているエミツタとを有する第２の
   トランジスタと； 前記拡散抵抗装置に結合されたエミッタと、コレクタと
   、抵抗装置に結合されたベースとを有する第３のトラン
   ジスタと；前記抵抗装置と前記出力装置とに結合された
   エミツタと、前記第３のトランジスタのコレクタに結合
   されたベースと、第２の基準電位に結合されたコレクク
   とを有する第４のトランジスタと：前記出力装置と前記
   第２のトランジスタのベース間に結合されて前記出力装
   置が第１の状態の間前記第２のトランジスタを動作状態
   にし、前記出力装置が第２の状態の間前記第２のトラン
   ジスタを非動作状態にする切換装置と：前記第２のトラ
   ンジスタのベースとコレクタ間に結合された第１の電荷
   蓄積装置と； 前記第４のトランジスタのベースとコレクタ間に結合さ
   れた第２の電荷蓄積装置とから構成されることを特徴と
   する雑音抑止回路。 ３ 第１の導電形の半導体材料でできたサブストレート
   と； 前記サブストレート上に形成された第２の導電型の単結
   晶半導体材料でできた層と： 前記単結晶半導体材料層内の層頂上表面近傍に形成され
   た前記第１の導電型の第１領域と；前記第１領域内に形
   或された前記第２の導電型の第２領域と； 前記第２領域に結合された入力導線と； 前記第１領域に結合された出力導線装置とを具備し、前
   記第１領域は、第１トランジスタのベース領域と、第２
   トランジスタのエミッタ領域と、前記入力導線と前記出
   力導線間に在る抵抗器とからなる拡散領域によって構成
   されていることを特徴とする半導体装置。