JPH06501818A

JPH06501818A - 高速ターンオフサイリスタ構造

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Publication number: JPH06501818A
Application number: JP3517279A
Authority: JP
Inventors: ヘイルマン、ランディ・ティー; プレンティス、ジョン・エス
Original assignee: ハリス・コーポレーション
Priority date: 1990-10-16
Filing date: 1991-10-16
Publication date: 1994-02-24
Anticipated expiration: 2015-05-29
Also published as: DE69126316D1; JP3046352B2; DE69126316T2; KR930702790A; KR100274483B1; EP0553207A1; EP0553207B1; US5086242A; WO1992007385A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、一般にＰＮＰＮサイリスタ構造に関し、より詳しくは、改善された回復時間を持つＰＮＰＮサイリスタの構造に関する。これらの素子は、シリコン制御素子（ＳＣＲ）であっても良く、ゲート・ターンオフ・サイリスタ（ＧＴＯ −８ＣＲ）であっても良い。ＧＴＯ−３ＣＲは、通常カソードゲートから電流を取り除くことによってターンオフするように設計されたＰＮＰＮサイリスタである。

背景技術ＧＴＯ−３ＣＲのターンオフ過程は、しばしば３つの期間、すなわち蓄積時間、下降時間および末尾時間によって説明される。蓄積時間は、ターンオフの開始からアノード電流が低下し始めるまでの期間である。これは、ターンオフがカソードゲートを用いるＧＴＯ動作であることを仮定している。この時間は、サイリスタ内に蓄積された電荷量と、いかに速くその電荷が取り除かれるかに依存している。下降時間は、アノード電流が初期値の９０％から１０％に低下する期間である。この下降時間は、中間の接合が逆バイアスになるのを許容するのに十分な蓄積電荷が取り除かれたときに始まる。一旦、接合が逆バイアスされると、ＳＣＲのインピーダンスは増加して、アノード電流が低下する結果となる。末尾電流時間は、残っている蓄積電荷が取り除かれる期間である。ＢＪＴ動作がＢＪＴ電流増幅率に依存して蓄積電荷を元に戻すため、しばしば、この時間は引き延ばされる。

ターンオフ時間は、“オン”動作中に蓄積されている電荷量を制限することによって低減される。極めて一般的な２つの技術は、ライフタイム減少と、アノードおよび／またはカソード短絡である。ライフタイムは、金のような金属をドープスルごと又は高エネルギ粒子を照射して欠陥をつくることによって減じられる。

このことは、電子と正孔がより容易に再結合することを許容して、常に自由キャリアの数を減少させる。また、アノードまたはカソード短絡は、アノードまたはカソードの注入効率を低減することによって、与えられた熱電流に関する自由キャリアの数を減少させる。例えばアノード短絡に関しては、アノードケート領域内にアノード端子にオーミックまたは電気的に接続された領域がある。これは、 ′短絡１または“シャントである。Ｎ十カソードによって注入された電子のい（らかは、アノード／アノードゲート接合を横切る代わりに、このシャント領域を通って直接にアノードコンタクトに達する。これは、アノード／アノードゲート接合に対する順バイアスを減少させ、代わりにＰ＋アノードによって注入される正孔を減少させる。

これらの技術の両方とも、いくらかの欠点を持っている。それらは、高電流密度よりも低電流密度で影響が大きい。活性金属または欠陥の密度は、材料および工程に考慮を払って制限される。ＩＥ１７以上のキャリア密度ではオージェ（Ａｕｇｅｒ）再結合が支配的であり、したがって、高電流密度でのピーク濃度は、ライフタイム減少が全くないのと同じである。しかしながら、ライフタイム減少は、ターンオンゲート駆動要求量を増加させるとともに、“オフ“状態のリーク電流を増加させる。

同様に、アノード／カソード短絡は、接合電流に対して接合電圧が対数的に上昇することから、電流密度が高くなると効果が少なくなる。抵抗を持つシャントを通して流れる電流は、接合を横切る電圧に比例する。それ故、接合電流に対するシャント電流の比は、全アノード端子電流が増加するにつれて落ちる。ゲート駆動が上記シャント電流を供給しなければならないため、このことは素子がターンオンするのを困難にする。相当の高電流では、上記シャント電流の比率はあまりに小さいため、差を生ずることができない。

そこで、この発明の目的は、高電流密度で高速ターンオフ効果を持つサイリスク構造を提供することにある。

この発明の別の目的は、ターンオン駆動要求量を増大させることがない高速ターンオフサイリスタ構造を提供することにある。

これらおよび他の目的は、カソードケート領域内に、サイリスクスイッチがオンしているのに応じてアノードゲート領域の周りのキャリアをシャントするための、アノード端子に電気的に接続された第１の活性シャント領域を設けるとともに、アノードゲート領域内に、サイリスクスイッチがオンしているのに応じてカソードゲート領域の周りのキャリアをシャントするための、カソード端子に電気的に接続された第２の活性シャント領域を設けることによって達成される。これらの活性シャントは、主サイリスタがオフしているときはオフであり、この結果、それらはターンオンゲート電流を増加させないし、オフ状態のリークの質を落とさない。

上記活性シャントは、自由キャリア濃度が増加するにつれてより多くの電流を通す。これは、ピークキャリア濃度を制限する傾向を持つ。どんな印加アノード／カソード端子電流に対しても、自由キャリア濃度は、もし活性シャントが存在しなければ実現しないであろうレベル以下に減じられる。このことは、全蓄積電荷を減じ、ターンオフ時間を低減させる。抵抗シャントまたはライフタイム減少を採用している以前の素子と異なり、この改良サイリスタは端子電流が増加するにつれて高速になる。アノードまたはカソード面積に対する活性シャントの面積の比は、ピーク濃度値を制御するために調整され、サイリスタに自己電流制限を起こさせることもある。

上記シャントは、サイリスタがターンオンするまで非活性であり、サイリスタがターンオフした後まで活性のまま留まる活性領域である。アノードゲートコンタクト領域は、アノードゲート領域の活性シャント部分に対してよりも、アノードゲート領域の活性アノードゲート部分に対して接近している。同様に、カソードゲートコンタクトは、カソードゲート領域の活性シャント部分に対してよりも、カソードゲート領域の活性カソードゲート部分に対して接近している。サイリスクについて２トランジスタモデルを用いると、第１のＰＮＰトランジスタは、第１のＮＰＮ　トランジスタのコレクタとベースにそれぞれ接続されたベースとコレクタを有している。第１のＰＮＰのエミッタがアノードであり、第１のＰＮＰのベースがアノードゲートであり、第１のＮＰＮのベースがカソードゲートであり、第１のＮＰＮのエミッタがカソードである。第１のシャントは、第１のＰＮＰ　トランジスタのエミッタ、コレクタおよびベースにそれぞれコレクタ、ベースおよびエミッタが接続された第２のＮＰＮである。第２のシャントは、第１のＮＰＮトランジスタのエミッタ、コレクタおよびベースにそれぞれコレクタ、ベースおよびエミッタが接続された第２のＰＮＰである。

一つの好ましい実施例では、第１のＮＰＮおよびＰＮＰトランジスタは縦型トランジスタであり、第２のＮＰＮおよびＰＮＰトランジスタは横型トランジスタである。この実施例では、第１のＮＰＮのベースが第２のＰＮＰのエミッタと共通領域になっており、箪１のＮＰＮのコレクタが第２のＰＮＰのベースと共通領域になっている。第１のＰＮＰのベースが第２のＮＰＮのエミッタと共通領域になっており、最後に、第１のＰＮＰのコレクタが第２のＮＰＮのベースと共通領域になっている。第１のＰＮＰのコレクタ領域は第１のＮＰＮのベース領域と境界を有しており、第１のＮＰＮのコレクタ領域は第１のＰＮＰのベース領域と境界を有している。また、第１のＮＰＮのベースは第２のＮＰＮのベースと第１の共通領域になっており、第１のＰＮＰのベースはＰＮＰのベースと第２の共通領域になっている。この４トランジスタアナロジを用いたとき、アノードゲートのコンタクト領域は、第２の共通領域の第２のＰＮＰの活性ベース部分に対してよりも、第２の共通領域の第１のＰＮＰの活性ベース部分に対して接近している。

また、カソードゲートコンタクト領域は、第１の共通領域の第２のＮＰＮの活性ベース部分に対してよりも第１の共通領域の第１のＮＰＮの活性ベース部分に対して接近している。

この発明の他の目的、利点および新規な特長は、添付図面とともに考察されたとき、次の詳細な説明から明らかになるであろう。

図面の簡単な説明図１は従来のサイリスタの概略図である。

図２はこの発明の原理を組み入れた改良サイリスタの概略図である。

図３は従来のサイリスタの断面図である。

図４はこの発明の原理を組み入れた第１実施例のサイリスクの断面図である。

図５はこの発明の原理を組み入れた第２実施例のサイリスクの断面図である。

図６は図５のサイリスタ構造の平面図である。

図７はこの発明の原理を組み入れた第３実施例のサイリスタの平面図である。

図８は、図６のサイリスクに対して比較できる結果を得るために使用されたサイリスクの平面図である。

図９は、容量性負荷対カソードゲート・ターンオフ時間について、図６と図８のサイリスタを比較するグラフである。

図１０は、出力電流対カソードゲート・ターンオフ時間について、図６と図８のサイリスタを比較するグラフである。

発明を実施するための最良モード図１に示すように、ＰＮＰＮサイリスタは一般に、適宜に接続されたＮＰＮおよびＰＮＰトランジスタの対としてモデル化される。トランジスタＱ１は、エミッタ１１、ベース１３およびコレクタ１５を有している。トランジスタＱ２は、エミッタ１２、ベース１４およびコレクタ１６を有している。Ｑｌのコレクタ１５は、Ｑ２のベース１４に接続されている。Ｑ２のコレクタ１６はＱｌのベース１３に接続されている。コンタクト２４とエミッタ１２とがアノードを形成し、ベース１４がＱ２のコンタクト１８とともにアノードゲートを形成し、ベース１３がＱｌのコンタクト１７とともにカソードゲートを形成し、Ｑｌのエミッタ１１がカソードを形成している。

図３に示すように、Ｐアノード領域１２に隣接するＰ領域１３の側部１６は、Ｑ２の活性コレクタ領域を形成している。Ｑｌは縦型ＮＰＮＩ−ランジスタであり、Ｎコレクタ１５内に形成されたＰベース１３内に形成されたＮ十エミッタを有する。トランジスタＱ２は横型ＰＮＰであり、Ｐ領域１３の部分１６がコレクタを形成し、Ｎ領域１５の領域１４がベースを形成し、領域１２がエミッタを形成している。領域１３内のＰ十領域１７がカソードゲート用のコンタクト領域を形成し、また、領域１２内のＰ十領域２４がアノードコンタクト用のコンタクト領域を形成している。１５内のＮ十領域１８はアノードゲート用のコンタクト領域を形成している。アノードゲート用のＮ＋コンタクト領域１８は、図示のように領域１４内にあっても良いし、基板のどの部分にあっても良いことが着目されるべきである。

先に議論したように、抵抗アノードシャントは、Ｎアノードケート領域１５内のＮ十領域であり、アノード端子Ａに外部で電気的に接続される。同様に、抵抗力ソードンヤントは、Ｐカソードゲート領域１３てあり、カソード端子Ｃに電気的に接続される。

図２に示すように、今回の設計は、抵抗シャントに代えて、カソードケートの周りのキャリアをカソード端子に分流し、アノードケートの周りのキャリアをアノード端子に分流する活性シャントを提供する。これらのシャントはトランジスタＱ３およびＱ４として図示されている。図１および図３のトランジスタの各部や半導体領域と同一機能の部分は、図２および図４において同一番号が付されている。トランジスタＱ３は、Ｑ２のエミッタ１２に電気的に接続されたコレクタ２０．２２を有しており、コレクタ２０．２２はアノード端子Ａの箇所にコンタクト領域２４を有している。トランジスタＱ３のベース２６は、Ｑ２のコレクタ］６およびＱｌのベース１３と接続されている。Ｑ３のエミッタ２８は、Ｑ２のベース１４およびＱｌのコレクタ１５と接続されている。同様に、Ｑ４のコレクタ１９は、コンタクト領域２１を介して、カソード端子の箇所でＱｌのエミッタ１１に接続されている。Ｑ４のベース２３は、Ｑｌのコレクタ１５およびＱ２のベース１４と接続されている。Ｑ４のエミッタ２５は、Ｑｌのベース１３およびＱ２のコレクタ１６と接続されている。

図３と図４とを比較すると、Ｎ＋シャント領域２０．２２はトランジスタＱ２の横端または活性コレクタ部分１６に位置している。この結果、Ｎ＋コレクタ２０．２２と、Ｐ領域１３の端部１６をなすＰベース領域２６と、アノードゲートコンタクトであるベースコンタクトＮ＋１８を持つＱ２のベース領域１４からなるエミッタ領域２８とを有する横型ＮＰＮトランジスタＱ３を形成している。コンタクト領域２１を持つＦシャント領域１９は、トランジスタＱ１のＰベース領域１３の端部２５に隣接してＮコレクタ領域１５内に形成されている。トランジスタＱ４は、横型トランジスタであり、コレクタ領域１９およびコレクタコンタクト２１と、ＱｌのＮコレクタ領域１５からなるベース部分２３と、ＱｌのＰベース領域１３の横端であるＰ型エミッタ領域２５を有している。カソードケートＰ＋領域１７は、端部２５に隣接して接続されている。カソードの外部の電気的接続は、Ｑｌのエミッタ領域１１と、Ｑ４のコレクタコンタクト領域２１とに接続されている。同様に、アノードは、Ｑ２のエミッタコンタクト領域２４と、Ｑ３のコレクタ領域２０．２２に接続されている。

図２および図４の素子の動作は、オフ状態にあるサイリスクを考慮して始まる。

トランジスタＱ１およびＱ２は、ベース電流源がないのでオフしている。トランジスタＱ３およびＱ４は、それらのエミッタベース接合が逆バイアスされているのでオフしている。上記サイリスクのターンオンはカソードゲートまたはＱｌのベース１３に電流を注入することによって達成される。または、上記サイリスタは、アノードゲートまたはＱ２のベース１４から電流を取り出すことによってもターンオンされる。トランジスタＱ１はＱ２用のベース駆動を供給し、逆にそれ故、アノードゲートかカソードゲートのどちらかを活性化することはトランジスタＱ１とＱ２の両方をターンオンさせる。

トランジスタＱ３およびＱ４は、ＱｌおよびＱ２のベースコレクタ接合１３／１５および１４／１６が順バイアスまたは飽和に至るまでオフのままである。Ｑ２のアノードまたはエミッタ１２によって注入された正孔のいくらかは、Ｑｌのエミッタ１１とベース１３を経由してカソード端子に流れる代わりに、Ｐ領域１３の領域２５から正孔を取り除くのと同様に、Ｎ領域１５を経由しコレクタ１９を経由してＱ４を通してカソード端子に達する。このことは、Ｑｌのベース電流を減じ、Ｑｌのカソードまたはエミッタ領域１１によって注入される電子の率を減らす。同様に、Ｑｌのカソードまたはエミッタ１１によって注入された電子のいくらかは、Ｐベース領域１３を通してベース領域１３内のＱｌを通過してコレクタ１５へ達する代わりに、Ｑ３を通してＮ＋コレクタ２０．２２、アノード端子に達する。同様に、電子は、Ｑ２のベース１４内にあるＱ３のベース２８から取り出される。このことは、Ｑ２のベース駆動のベース電流を減じ、Ｑ２のアノードまたはエミッタ１２の正孔注入の率を減らす。

この場合、Ｑ２のＮ領域ベース１４と、Ｑｌのコレクタ１５と、ＱｌのＰ領域ベース１３．１６と、Ｑ２のコレクタとにおける正孔と電子の濃度は、活性シャントＱ３およびＱ４が存在しない場合に得られるレベル以下となっている。上記活性ノヤントＱ３およびＱ４は、これらの活性シャントなしに得られるレベルよりも十分低く蓄積電荷を制限する。ＱｌとＱ２のＮおよびＰベース並びにコレクタＱ域１３．１６．１５．１４は、キャリア濃度が均一でない程十分に広範囲に広がっている。このことは、ターンオフ中に特に当てはまる。ＱｌおよびＱ２の活性ベース−エミッタ接合１１／１３および１２／１４近傍の過剰キャリア密度がすべて再分布する以前に、コレクターベース領域の間の金属接合の箇所に空乏が生じ得る。過剰電荷の再分布を許容するために、Ｑ３およびＱ４は、ＱｌおよびＱ２がターンオフした後、カソードおよびアノード近傍の過剰電荷が取り除かれるまでオンのままとなるように構成されている。このことは、アノードゲート１．５．　１４．　２３内のＮ＋アノードゲートコンタクト領域１８を、Ｑ４の活性シャント領域またはベース領域２３よりもＱ２の活性ベース領域１４に近づけて配置することによって達成される。このとき、過剰電荷、すなわち正孔は、アノードゲート］８に集められ、トランジスタＱ２が最初に空乏領域でターンオフされ、ｉｉ＊に広がって、Ｑ４のベース領域２３から電荷が取り除かれる。なお、ベース領域２３における空乏化は、領域１５の残留物に比して、結果として生じている静電ノールドによって遅延される。したがって、Ｑ４は、ベース２３に蓄積された過剰電荷のせいで、Ｑ２よりも長くオンのままでいる。同様に、カソードゲート１３内のＰ十カソードケートコンタクト領域１７は、トランジスタＱ３の活性ゲート領域２Ｇに対してよりも、Ｎ＋エミッタ１１とＮコレクタ１５との間の活性ゲート領域１３に対して接近している。したがって、Ｐ＋領域１７によって集められた過剰電荷または正孔は、まずＱ３のベースがＱｌをオフさせる以前に、その領域またはＱｌのベースを空乏化する。

図５および図６は概略構成図２の好ましい実施例を示しており、ここでは、トランジスタＱ１およびＱ２は縦型トランジスタ、トランジスタＱ３およびＱ４は横型トランジスタである。図４におけるのと同様の機能を持つ部分は、同じ１０の位と１の位の数字を有している。トランジスタＱ１は、コレクタ１１５内のベース１１３内にエミッタ］１１を有している。トランジスタＱ２は、コレクタ１１６内のベース１１４内にエミッタ］１２を有している。トランジスタＱ３は、エミッタ１１４．１２８、ベース１２６およびコレクタコンタクト１２２を持つコレクタ１２０を宵している。トランジスタＱ４は、エミッタ１１３，１２５、ベース１２３およびコレクタコンタクト１２１を持つコレクタ１１９を有している。ＱｌのＮコレクタ領域１１５はＱ２のＮベース領域１１４に接続され、また、Ｑ２のＰコレクタ領域１１６はＱｌのベース領域１１３に接続されている。

図５および図６の動作は図４の動作と同一であり、低不純物濃度領域１１５および１１６の過剰電荷は、まずトランジスタＱ１およびＱ２のコレクタ領域１１５．１１６から取り除かれ、続いてトランジスタＱ４およびＱ３のベース領域１２３．１２６からそれぞれ取り除かれる。したがって、空乏領域は、ＱｌおよびＱ２をまずターンオフし、続いてＱ３およびＱ４をターンオフする。このことは、アノードおよびカソード近傍の過剰電荷が取り除かれるのを許容する。アノードゲートコンタクト領域１１８は、Ｑ４の活性ゲート領域１２３に対してよりも、トランジスタＱ２の活性ゲート領域に対して接近している。同様に、カソードゲートコンタクト領域１１７は、Ｑ３の活性ゲート領域１２６に対してよりも、Ｑｌの活性ゲート領域１１３に対して接近している。

図５におけるＱｌのベース１１３とＱ２のコレクタ１１６とは、図４における同一の拡散領域である１３および１６と区別され、同一の導電型Ｐを持ち、基板を通して互いに接続されていることが着目されるべきである。したがって、それらがたとえ異なる不純物濃度を持っていても、集積回路に関してはそれらは共通であると考えられる。同様に、ＱｌのＮコレクタ領域１１．５とＱ２のＮベース領域１］４とは、互いに接続され、同一の導電型を持っており、集積回路に関しては共通であると考えられ、そねらは異なる不純物濃度を持っている。

図７は図５および図６の変形または単純化版であり、同一機能の領域は同一の参照数字を有し、ている。図７からより明らかなように、Ｑｌのベースおよびエミッタ領域はＱ２のコレクタ領域１１６内に延び、Ｑ２のベースおよびエミッタ領域はＱ２のコレクタ１−１５内に延びている。このことは、ンヨン・プレンティス（Ｊｏｈｎ　Ｐｒｅｎｔ　１ｃｅ）と共同譲受人に対する米国特許４．９７９．０１１で述べられているように、高速ターンオンを可能にする。直接ターンオンだけのために作られた素子が図８に示されており、図６の素子と比較するために使用された。

図６および図８の素子が容量性負荷を駆動して比較された。２０ナノ・ファラッドのキャパシタが２０ボルトに充電された後、サイリスタ構造によって放電された。カソードゲート／カソード接合はすべての蓄積電荷が失われるまで順バイアスに留まることから、カソードゲート電圧がサイリスタ内部電荷の状態を決定するために観測された。また、篤３の素子、つまり電子照射に晒された図８の構造のものが比較された。電子照射無しの図８のサイリスタは約４マイクロ秒でターンオフする一方、電子照射に晒された同一構造のものは約２．５マイクロ秒でターンオフした。図６のサイリスタは僅かに１．５マイクロ秒でターンオフした。

図９および図１０のグラフは、他の負荷条件についての図６のサイリスタと照射無しの図８のサイリスタとの比較結果を示している。注目されるように、図６の発明のサイリスタは５０％以上ターンオフを低減している。図９は、この発明のサイリスタのターンオフ時間が２０ナノ・ファラッドから２００ナノ・ファラッドまでの負荷に対して３マイクロ秒程度にクランプされていることを示している。

これは、ピーク電流のリミットが約１．３Ａｍｐｓにある故の結果である。これは、スイッチング素子において、負荷の関数としてスイッチング速度が変化するのを減じるのに役立つ。１ナノ・ファラッドから２００ナノ・ファラッドの範囲の容量性負荷を用いることによって、図１０は、この発明のサイリスタの電流制限効果を示している。減じられた電流は、電荷の蓄積と、カソードゲートターンオフ時間を制限する。アノード電流が等しい場合、新サイリスタのターンオフ時間は、図９のサイリスクのターンオフ時間の半分である。

この発明の詳細な説明および図示されたけれども、同一のものは図示および例示の限りてあり、制限として解釈されてはならないことが明確に理解されるべきである。この発明の精神と範囲は、添付の請求の範囲の文言によってのみ限定される。

Ｆ’ｌθＣＰ’１６；、、７マイクロ秒でのり間１ｕマイクロ秒で°゛のＮｒ間Ｆｌ（１；　Ｉθ 補正書の翻訳文提出書（特許法第１８４条の８）平成５年４月１６日

Claims

【特許請求の範囲】

１．アノードと、アノードゲートと、カソードゲートと、カソードとを有する保持スイッチであって、第１のＮＰＮトランジスタのベースとコレクタに、それぞれコレクタとベースが接続された第１のＰＮＰトランジスタと、上記第１のＮＰＮトランジスタのエミッタ、コレクタおよびベースに、それぞれコレクタ、ベースおよびエミッタが接続された第２のＰＮＰトランジスタと、上記第１のＰＮＰトランジスタのエミッタ、コレクタおよびベースに、それぞれコレクタ、ベースおよびエミッタが接続された第２のＮＰＮトランジスタとを備え、上記第１のＰＮＰのエミッタが上記アノードであり、上記第１のＰＮＰのベースが上記アノードゲートであり、上記第１のＮＰＮのベースが上記カソードゲートであり、上記第１のＮＰＮのエミッタが上記カソードである保持スイッチ。
２．請求項１に記載の保持スイッチにおいて、上記第１のＮＰＮおよびＰＮＰは縦型トランジスタであり、上記第２のＮＰＮおよびＰＮＰは横型トランジスタである保持スイッチ。
３．請求項２に記載の保持スイッチにおいて、上記第１のＮＰＮの上記ベースは上記第２のＰＮＰのエミッタと共通領域になっており、上記第１のＮＰＮの上記コレクタは上記第２のＰＮＰのベースと共通領域になっており、上記第１のＰＮＰの上記ベースは上記第２のＮＰＮのエミッタと共通領域になっており、上記第１のＰＮＰの上記コレクタは上記第２のＮＰＮのベースと共通領域になっている保持スイッチ。
４．請求項３に記載の保持スイッチにおいて、上記第１のＰＮＰのコレクタ領域は上記第１のＮＰＮのベース領域と境界を有し、上記第１のＮＰＮのコレクタ領域は上記第１のＰＮＰのベース領域と境界を有している保持スイッチ。
５．請求項１に記載の保持スイッチにおいて、上記第１のＮＰＮの上記ベースは上記第２のＰＮＰのエミッタと共通領域になっており、上記第１のＮＰＮの上記コレクタは上記第２のＰＮＰのベースと共通領域的なっており、上記第１のＰＮＰの上記ベースは上記第２のＮＰＮのエミッタと共通領域になっており、上記第１のＰＮＰの上記コレクタは上記第２のＮＰＮのベースと共通領域になっている保持スイッチ。
６．請求項５に記載の保持スイッチにおいて、上記第１のＰＮＰのコレクタ領域は上記第１のＮＰＮのベース領域と境界を有し、上記第工のＮＰＮのコレクタ領域は上記第１のＰＮＰのベース領域と境界を有している保持スイッチ。
７．請求項１に記載の保持スイッチにおいて、上記第１のＮＰＮの上記ベースは上記第２のＮＰＮのベースと第１の共通領域になっており、上記第１のＰＮＰの上記ベースは上記第２のＰＮＰのベースと第２の共通領域になっており、カソードゲートコンタクト領域が、上記第１の共通領域の上記第２のＮＰＮの活性ベース部分に対してよりも、上記第１の共通領域の上記第１のＮＰＮの活性ベース部分に対して接近しており、アノードゲートコンタクト領域が、上記第２の共通領域の上記第２のＰＮＰの活性ベース部分に対してよりも、上記第２の共通領域の上記第１のＰＮＰの活性ベース部分に対して接近している保持スイッチ。
８．アノードと、アノードゲートと、カソードゲートと、カソードとを有する保持スイッチであって、第１のＮＰＮトランジスタのベースとコレクタに、それぞれコレクタとベースが接続された第１のＰＮＰトランジスタを備え、上記第１のＰＮＰのエミッタが上記アノードであり、上記第１のＰＮＰのベースが上記アノードゲートであり、上記第１のＮＰＮのベースが上記カソードゲートであり、上記第１のＮＰＮのエミッタが上記カソードであり、上記第１のＰＮＰトランジスタがオンしているのに応じて上記第１のＰＮＰトランジスタの周りのキャリアをシャントするための、アノード端子と上記アノードゲートとの間に接続された第１のシャント手段と、上記第１のＮＰＮトランジスタがオンしているのに応じて上記第１のＮＰＮトランジスタの周りのキャリアをシャントするための、カソード端子と上記カソードゲートとの間に接続された第１のシャント手段を備えた保持スイッチ。
９．請求項８に記載の保持スイッチにおいて、上記第１のシャント手段は上記アノード端子と上記アノードゲートとの間に接続された導電経路を含み、上記第１のＰＮＰの上記コレクタに制御端子が接続され、上記第２のシャント手段は上記カソード端子と上記カソードゲートとの間に接続された導電経路を含み、上記第１のＮＰＮの上記コレクタに制御端子が接続されている保持スイッチ。
１０．請求項９に記載の保持スイッチにおいて、上記第１のシャント手段は第２のＮＰＮトランジスタを含み、上記第２のシャント手段は第２のＰＮＰトランジスタを含んでいる保持スイッチ。
１１．請求項１０に記載の保持スイッチにおいて、上記第１のＮＰＮおよびＰＮＰは縦型トランジスタであり、上記第２のＮＰＮおよびＰＮＰは横型トランジスタである保持スイッチ。
１２．請求項８に記載の保持スイッチにおいて、上記第１および第２のシャント手段は、上記第１のＰＮＰおよびＮＰＮトランジスタがターンオンするまで非活性である保持スイッチ。
１３．請求項８に記載のの保持スイッチにおいて、上記第１および第２のシャント手段は、上記第１のＰＮＰおよびＮＰＮトランジスタがターンオフした後まで活性のままである保持スイッチ。
１４．アノードおよびカソード端子とともに、基板内に集積されたアノード領域と、アノードゲート領域と、カソードゲート領域と、カソード領域とを有し、上記アノードゲート領域が上記アノード領域を上記カソードゲート領域から分離し、上記カソードゲート領域が上記カソード領域を上記アノードゲート領域から分話している保持スイッチであって、上記カソードゲート領域内に、上記スイッチがオンしているのに応じて上記アノードゲート領域の周りのキャリアをシャントするための、上記アノード端子に電気的に接続されたＮ型シャント領域と、上記アノードゲート領域内に、上記スイッチがオンしているのに応じて上記カソードゲート領域の周りのキャリアをシャントするための、上記カソード端子に電気的に接続されたＰ型シャント領域とを備えた保持スイッチ。
１５．請求項１４に記載の保持スイッチにおいて、上記カソードゲート領域が上記Ｎ型シャント領域を上記アノードゲート領域から分離し、上記アノードゲート領域が上記Ｐ型シャント領域を上記カソードゲート領域から分離している保持スイッチ。
１６．請求項１４に記載の保持スイッチにおいて、アノードゲートコンタクト領域が、上記アノードゲート領域の活性シャント部分に対してよりも、上記アノードゲート領域の活性アノードゲート部分に対して接近し、カソードゲートコンタクト領域が、上記カソードゲート領域の活性シャント部分に対してよりも、上記カソードゲート領域の活性カソードゲート部分に対して接近している保持スイッチ。