JP4605194B2 - 半導体装置及びその駆動方法 - Google Patents
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Description
P型半導体基板100に、第1N型半導体領域101(N1)が形成されており、第1N型半導体領域101の表層部において素子を分離するための素子分離絶縁膜102が形成されている。
また、第1N型半導体領域101中の所定領域において、所定の深さで、第2N型半導体領域103(N2)と第1P型半導体領域104(P1)が形成されている。
さらに、第2N型半導体領域103の表層部においてアノードANとなる第2P型半導体領域105が形成されている。
また、第1P型半導体領域104の表層部における素子分離絶縁膜102で分離された領域においいて、ゲートGとなる第3P型半導体領域107と、カソードCAとなる第3N型半導体領域108が形成されている。
さらに、これらを被覆して酸化シリコンなるからなる第2層間絶縁膜113が形成されており、第2導電層112などに達するコンタクトホールCT2が開口されており、第3導電層114が埋め込まれて形成され、これに接続して第2層間絶縁膜113上に第4導電層115が形成されている。
例えば、ゲートGに電流を印加することでアノードANからのホールの注入とカソードCAからの電子の注入を発生させ、サイリスタを導通させる。
図1は、本実施形態に係る半導体装置におけるサイリスタの等価回路図である。
サイリスタSCR(Semiconductor Controlled Rectifier)は、例えば2つのバイポーラトランジスタを有する構成であり、本実施形態においては、さらにMOSトランジスタが図のように構成され、アノードゲートAG、カソードゲートCG、MOS型のゲート電極MGにそれぞれ、アノードゲート制御部AGC、カソードゲート制御部CGC、MOSゲート制御部MGCが接続され、所定の信号が入力される。
一方、カソードCAは接地されており、また、アノードANには負荷素子として、例えば容量性負荷素子CLが接続して形成されている。
図2に示すように、平面図においてアノードやカソードなどの各領域が左右対称に配置されており、図3の断面図においてはその一方(左側)の構成を示しているものである。
例えば、P型半導体基板10上に、酸化シリコンからなる底部絶縁膜11が形成されており、その上層にシリコンなどからなる第1N型半導体領域(第1半導体領域)20(N1)が形成されており、いわゆるSOI(semiconductor on insulator)基板が構成されている。
また、第3N型半導体領域24及び第3P型半導体領域25は、それぞれ、第1N型半導体領域20及び第1P型半導体領域22に接続されている構成となっている。
本実施形態に係る半導体装置において、サイリスタのカソードゲートCGのオン/オフ制御により、サイリスタの出力により、アノードANの電位を制御する、即ち、容量性負荷素子CLを充放電する構成となっている。
例えばサイリスタをオフからオンにするには、アノードゲートAGを開放とし、カソードゲートCGをオフからオンとする、即ち、カソードより高電位とする。ここで、図4に示すように、カソードゲートCGをオフからオンにするタイミングを含む期間Tにおいて、ゲート電極MGにオン電位を印加するように駆動する。
本実施形態のサイリスタではアノードゲートAGが設けられており、サイリスタをオンからオフにする際に、アノードANよりも高い電位をアノードゲートAGに印加し、アノードとアノードゲートで構成されるダイオードを降伏させることによりアノードANの電位を制御して駆動する。また、このとき、サイリスタをオンからオフにする際には、カソードゲートをオンからオフにするタイミングよりも早いタイミングから、アノードゲートの電位がアノードより高いまたは同じ電位になるように駆動する。
アノードゲートAGをアノードANより高電位とすることで、アノードゲートAGとアノードANで構成されるサイリスタ内部のダイオードが短絡状態または逆バイアス状態となり、サイリスタSCRはオフする。
この過程において、ゲート電極MGをオフとし、カソードゲートCGをカソードCAと同電位とすることでサイリスタSCRをオンさせないようにする。
また、オフ時においても、MOSトランジスタを一定期間オンさせることで、第1N型半導体領域20の電子の引き抜きを早めることができ、オフ時間の短縮に寄与する。
上記のアノードANとアノードゲートAGで構成されるダイオードの耐圧をαとすると、アノードゲートAGに印加される電位VHに対して、アノードANの電位をVH−αまで上昇させることができる。
例えば、容量性負荷素子を充電するためにアノードANに直接入力できるアノード制御部を接続して設けるような場合と比べて、制御部の数を減らしてサイリスタを駆動することができ、装置の小型化や高集積化などを達成することができる。
尚、図4において、カソードゲートCGのオン電位、ゲート電極MGのオン電位は、接地電位GNDをオフ電位とした場合に、それぞれ、0.8V程度、5V程度であり、電位VHは100V程度である。
例えば、アノードANとアノードゲートAGで構成されるダイオードの耐圧が10V程度であるとすると、サイリスタのオフ時にアノードANの電位は90V程度に上昇する。
図5は、本実施形態に係る半導体装置におけるサイリスタの等価回路図である。
第1実施形態と同様に、サイリスタSCRは、例えば2つのバイポーラトランジスタを有する構成であり、本実施形態においては、さらにMOSトランジスタが図のように構成され、アノードゲートAG、カソードゲートCG、MOS型のゲート電極MGにそれぞれ、アノードゲート制御部AGC、カソードゲート制御部CGC、MOSゲート制御部MGCが接続され、所定の信号が入力される。
一方、カソードCAは接地されており、また、アノードANには負荷素子として、例えば容量性負荷素子CLが接続して形成されている。
外部ダイオード素子Dは、第2アノードと第2カソードを有するとすると、第2アノードがサイリスタSCRのアノードゲートAGに、第2カソードがサイリスタSCRのアノードANに、それぞれ接続されて形成されている。
容量性負荷素子CLからの放電は、第1実施形態と同様にサイリスタSCRをオンにすることで行う。
さらに、アノードANが負荷素子に接続されているのみであり、アノードゲート制御部AGC、カソードゲート制御部CGC及びMOSゲート制御部MGCからの3つの所定の信号によってサイリスタを駆動することができ、容量性負荷素子を充電するためにアノードANに直接入力できるアノード制御部を接続して設けるような場合と比べて、制御部の数を減らしてサイリスタを駆動することができ、装置の小型化や高集積化などを達成することができる。
例えば、アノードに接続されている負荷素子は、容量性負荷素子の他、抵抗性負荷素子、誘導性負荷素子にも適用可能である。
また、例えば、サイリスタを実現する半導体装置の平面図や断面図は、上記の実施形態に示したものに限定されず、図1に示す回路図を実現し、上記の駆動が可能な半導体装置に適用可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (9)
- 基板に形成された第1導電型の第1半導体領域と、
前記第1半導体領域の表層部に形成された第2導電型の第2半導体領域と、
前記第1半導体領域の前記第2半導体領域と異なる表層部に形成され、アノードとなる第2導電型の第3半導体領域と、
前記第1半導体領域の前記第2半導体領域及び前記第3半導体領域と異なる表層部に形成され、アノードゲートとなる第1導電型の第4半導体領域と、
前記第2半導体領域の表層部に形成され、カソードとなる第1導電型の第5半導体領域と、
前記第2半導体領域の前記第5半導体領域と異なる表層部に形成され、カソードゲートとなり、低電位又は高電位が印加される第2導電型の第6半導体領域と、
前記第1半導体領域と前記第2半導体領域の境界から前記第2半導体領域と前記第5半導体領域の境界までの領域における前記第2半導体領域の上層に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、オフ電位又はオン電位が印加されるゲート電極と、
前記第4半導体領域、前記第6半導体領域及び前記第5半導体領域のそれぞれに接続する入出力用の導電層と、
前記第3半導体領域に接続されて形成された負荷素子と
を有し、前記第3半導体領域、前記第1半導体領域、前記第2半導体領域及び前記第5半導体領域からサイリスタが構成されている半導体装置において、
前記サイリスタをオフからオンにする際に、前記ゲート電極にオン電位が印加され、前記第6半導体領域に高電位が印加され、
前記サイリスタをオンからオフにする際に、前記アノードよりも高い電位を前記アノードゲートに印加し、前記アノードと前記アノードゲートで前記サイリスタ内部に構成されるダイオードを降伏させることにより前記アノードの電位を制御して駆動する
半導体装置の駆動方法。 - 前記負荷素子は、容量性負荷素子である
請求項1に記載の半導体装置の駆動方法。 - 前記半導体装置において、第2アノードと第2カソードを有する外部ダイオード素子が前記基板に形成されており、前記第2アノードが前記アノードゲートに、前記第2カソードが前記アノードに、それぞれ接続されている
請求項1に記載の半導体装置の駆動方法。 - 前記半導体装置において、前記基板と前記第1半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、前記底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている
請求項1に記載の半導体装置の駆動方法。 - 前記サイリスタをオンからオフにする際に、前記カソードゲートをオンからオフにするタイミングよりも早いタイミングから、前記アノードよりも高い電位を前記アノードゲートに印加して駆動する
請求項1に記載の半導体装置の駆動方法。 - 前記サイリスタをオフからオンにする際に、前記カソードゲートをオフからオンにするタイミングを含む期間において、前記ゲート電極にオン電位を印加するように駆動する
請求項1に記載の半導体装置の駆動方法。 - SOI基板の主面に絶縁膜によって画定された第1導電型の第1の半導体層と、
上記第1の半導体層の主面に形成され、当該第1の半導体層よりも高不純物濃度の第1導電型の第2の半導体層と、
上記第1の半導体層の主面に上記第2の半導体層と離間して形成された第2導電型の第3の半導体層と、
上記第2の半導体層の主面に形成された第2導電型の第4の半導体層と、
上記第2の半導体層の主面に上記第4の半導体層と離間して形成され、上記第2の半導体層よりも高不純物濃度の第1導電型の第5の半導体層と、
上記第3の半導体層の主面に形成された第1導電型の第6の半導体層と、
上記第3の半導体層の主面に上記第6の半導体層と離間して形成され、上記第3の半導体層よりも高不純物濃度であり、高電位又は低電位が印加される第2導電型の第7の半導体層と、
上記第1の半導体層と上記第3の半導体層の境界部から上記第3の半導体層と上記第6の半導体層との境界部に亙る上記第3の半導体層の主面上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成され、オフ電位又はオン電位が印加されるゲート電極と、
を有し、上記第1、第2、第3、第4及び第6の半導体層によりサイリスタ構造が構成され、上記第4の半導体層のみが負荷素子に接続される半導体装置において、
上記サイリスタを非導通状態から導通状態に遷移させる際に、上記ゲート電極にオン電位が印加され、上記第7の半導体層に高電位が印加され、
上記サイリスタを導通状態から非導通状態に遷移させる際に、上記第5の半導体層に印加される電圧を上記第4の半導体層の電圧よりも高く制御して上記第4の半導体層と上記第5の半導体層との間のダイオード構造を逆バイアス状態とする、
半導体装置。 - 上記サイリスタを非導通状態から導通状態に遷移させる際に、上記ゲート電極にオン電圧を印加した状態で上記第7の半導体層に印加する電圧を低電圧から高電圧に切り替える
請求項7に記載の半導体装置。 - 上記サイリスタを導通状態から非導通状態に遷移させる際に、上記第7の半導体層に印加する電圧を高電圧から低電圧に切り替える
請求項8に記載の半導体装置。
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