JP4459213B2 - サイリスタの駆動方法 - Google Patents
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Description
P型半導体基板100に、第1N型半導体領域101(N1)が形成されており、第1N型半導体領域101の表層部において素子を分離するための素子分離絶縁膜102が形成されている。
また、第1N型半導体領域101中の所定領域において、所定の深さで、第2N型半導体領域103(N2)と第1P型半導体領域104(P1)が形成されている。
さらに、第2N型半導体領域103の表層部においてアノードANとなる第2P型半導体領域105が形成されている。
また、第1P型半導体領域104の表層部における素子分離絶縁膜102で分離された領域においいて、ゲートGとなる第3P型半導体領域107と、カソードCAとなる第3N型半導体領域108が形成されている。
さらに、これらを被覆して酸化シリコンなるからなる第2層間絶縁膜113が形成されており、第2導電層112などに達するコンタクトホールCT2が開口されており、第3導電層114が埋め込まれて形成され、これに接続して第2層間絶縁膜113上に第4導電層115が形成されている。
例えば、ゲートGに電流を印加することでアノードANからのホールの注入とカソードCAからの電子の注入により、サイリスタをスイッチングさせる。
また第1半導体領域と第2半導体領域の境界から第2半導体領域と第5半導体領域の境界までの領域における第2半導体領域の上層にゲート絶縁膜及びゲート電極が形成されている。
さらに、第3半導体領域、第4半導体領域、第6半導体領域及び第5半導体領域のそれぞれに接続する入出力用の導電層が形成されており、第3半導体領域、第1半導体領域、第2半導体領域及び第5半導体領域からサイリスタが構成されている。
さらに、第3半導体領域、第4半導体領域、第6半導体領域及び第5半導体領域のそれぞれに接続する入出力用の導電層が形成されており、第3半導体領域、第1半導体領域、第2半導体領域及び第5半導体領域からサイリスタが構成されている。
ここで、基板と第1半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
さらに、第3半導体領域、第5半導体領域及び第4半導体領域のそれぞれに接続する入出力用の導電層が形成されており、第3半導体領域、第1半導体領域、第2半導体領域及び第4半導体領域からサイリスタが構成されている。
ここで、基板と第1半導体領域の境界に底部絶縁層が形成されており、サイリスタの領域を分離するようなパターンで、底部絶縁層の上層の各半導体領域を貫通してトレンチ状の素子分離絶縁膜が形成されている。
図1は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図2は図1中のX−X’における断面図である。図1に示すように、平面図においてアノードやカソードなどの各領域が左右対称に配置されており、図2の断面図においてはその一方(左側)の構成を示しているものである。
例えば、P型半導体基板10上に、酸化シリコンからなる底部絶縁膜11が形成されており、その上層にシリコンなどからなる第1N型半導体領域(第1半導体領域)20(N1)が形成されており、いわゆるSOI(semiconductor on insulator)基板が構成されている。
例えば、第1N型半導体領域20を貫通して素子分離するトレンチ型の素子分離絶縁膜12と、第1N型半導体領域20の表層部にLOCOS(local oxidation of silicon)法による素子分離絶縁膜13が形成されて素子分離がなされている。素子分離絶縁膜(12,13)はそれぞれ酸化シリコンなどからなる。
また、第3N型半導体領域24及び第3P型半導体領域25は、それぞれ、第1N型半導体領域20及び第1P型半導体領域22に接続されている構成となっている。
サイリスタは、例えば2つのバイポーラトランジスタを有する構成であり、本実施形態においては、さらにMOSトランジスタが図のように構成され、アノードゲートAG、カソードゲートCG、MOS型のゲート電極MGにそれぞれ所定の信号が入力され、カソードCAは接地され、アノードANは一定の電位VHに接続される。
アノードANから、サイリスタSCR(Semiconductor Controlled Rectifier)の回路の出力Outが出力され、例えば容量性負荷CLに入力される構成となっている。
本実施形態に係るサイリスタは、カソードゲートCGのオン/オフ制御により、サイリスタの出力OutであるアノードANの電位を制御する構成となっている。
ここで、図4に示すように、例えばサイリスタをオフからオンにする際に、カソードゲートCGをオフからオンにするタイミングを含む期間Tにおいて、ゲート電極MGにオン電位を印加するように駆動する。
また、オフ時においても、MOSトランジスタを一定期間オンさせることで、第1N型半導体領域20の電子の引き抜きを早めることができ、オフ時間の短縮に寄与する。
尚、図4において、カソードゲートCGのオン電位、ゲート電極MGのオン電位は、接地電位GNDをオフ電位とした場合に、それぞれ、0.8V程度、5V程度であり、電位VHは200V程度である。また、アノードゲートAGは、期間T、並びにカソードゲートCGにオン電位が印加されている期間はオープン状態に制御され、時刻tからアノードANが電位VHに戻るまでの期間は、不図示の回路により、アノードANよりも高いまたは同じ電位に制御される。更に、アノードゲートAGは、上記の期間以外の期間においては、オープン状態に制御されてもよいし、アノードANに接続されてもよい。
図1及び図2に示す第1実施形態に係るサイリスタを作成してサンプル1とした。ここで、図1における素子サイズを100μm×100μmとした。
また、図14に示す従来例に係るサイリスタを作成してサンプル2とした。即ち、サンプル1から底部絶縁膜及びトレンチ状の素子分離絶縁膜を省略し、アノードゲートを設けない構造とし、サイズなどはサンプル1と同等とした。
実際にターンオフ時間を測定すると、サンプル2のターンオフ時間は1μs程度であったのに対し、サンプル1では200ns程度と約1/5にターンオフ時間が短縮できた。
図5は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図6は図5中のX−X’における断面図である。
第1実施形態に係るサイリスタに対して、ゲート絶縁膜及びゲート電極が省略され、代わりにLOCOS法による素子分離絶縁膜が形成された構成となっている。
上記のようにアノードゲートを積極的に制御して駆動することにより、サイリスタのターンオフ時間を短くできる。
図7は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図8は図7中のX−X’における断面図である。
第1実施形態に係るサイリスタに対して、アノードゲートが設けられていない構成となっている。
例えば、第1N型半導体領域20を貫通して素子分離するトレンチ型の素子分離絶縁膜12と、第1N型半導体領域20の表層部にLOCOS法による素子分離絶縁膜13が形成されて素子分離がなされている。素子分離絶縁膜(12,13)はそれぞれ酸化シリコンなどからなる。
また、第3P型半導体領域25は第1P型半導体領域22に接続されている構成となっている。
上記の上層の構成は、実質的に第1実施形態と同様である。
上記のように駆動することにより、サイリスタのオン状態への立ち上がりをゆるやかにすることができる。
図9は本実施形態に係るサイリスタを有する半導体装置の平面図であり、図10は図9中のX−X’における断面図である。
第3実施形態に係るサイリスタに対して、ゲート絶縁膜及びゲート電極が省略されて、代わりにLOCOS法による素子分離絶縁膜が形成された構成となっている。
図11〜13は本実施形態に係るサイリスタを有する半導体装置の平面図であって、第1実施形態の変形例に相当する。
図11は第1実施形態に係るサイリスタに対して、アノードANとアノードゲートAGの配置を入れ替えた構成となっている。
図12はカソードCAとカソードゲートCGを交互に一直線上に配置した構成である。MOSトランジスタを構成するゲート絶縁膜及びゲート電極MGはカソードCAに対応する位置に分断して設けられている。
図13はアノードANを複数個に分割して、間のアノードを削除した構成である。
第1実施形態と同様の効果を享受でき、即ち、例えばサイリスタをオフからオンにする際に、カソードゲートCGをオフからオンにするタイミングを含む期間Tにおいて、ゲート電極MGにオン電位を印加するように駆動することにより、サイリスタのオン状態への立ち上がりをゆるやかにすることができ、サイリスタをオンからオフにする際に、カソードゲートをオンからオフにするタイミングよりも早いタイミングtから、アノードゲートの電位がアノードより高いまたは同じ電位になるように駆動することと、サイリスタを底部絶縁膜及びトレンチ状の素子分離絶縁膜で完全に素子分離したことにより、サイリスタのターンオフ時間を短くできる。
例えば、上記の実施形態においては、各平面図に示すようにアノードゲートなどを中心とする左右対称としているが、これに限らず、例えば左側だけの構成のサイリスタとしてもよい。
また、上述の実施例においては、第2N型半導体領域21内に第2P型半導体領域23、第3N型半導体領域24を形成しているが、第2N型半導体領域21を形成せず、第1N型半導体領域20内に第2P型半導体領域23、第3N型半導体領域24を形成する構成としてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
Claims (4)
- 基板に形成された第1導電型の第1半導体領域と、
前記第1半導体領域の表層部に形成された第2導電型の第2半導体領域と、
前記第1半導体領域の前記第2半導体領域と異なる表層部に形成され、アノードとなる第2導電型の第3半導体領域と、
前記第1半導体領域の前記第2半導体領域及び前記第3半導体領域と異なる表層部に形成され、アノードゲートとなる第1導電型の第4半導体領域と、
前記第2半導体領域の表層部に形成され、カソードとなる第1導電型の第5半導体領域と、
前記第2半導体領域の前記第5半導体領域と異なる表層部に形成され、カソードゲートとなる第2導電型の第6半導体領域と、
前記第3半導体領域、前記第4半導体領域、前記第6半導体領域及び前記第5半導体領域のそれぞれに接続する入出力用の導電層と
を有し、
前記第3半導体領域、前記第1半導体領域、前記第2半導体領域及び前記第5半導体領域から構成されたサイリスタにおいて、
前記サイリスタをオンからオフにする際に、前記カソードゲートをオンからオフにするタイミングよりも早いタイミングから、前記アノードゲートの電位が前記アノードより高いまたは同じ電位になるように駆動する
サイリスタの駆動方法。 - 前記サイリスタが、前記第1半導体領域と前記第2半導体領域の境界から前記第2半導体領域と前記第5半導体領域の境界までの領域における前記第2半導体領域の上層に形成されたゲート絶縁膜及びゲート電極をさらに有し、
前記サイリスタをオフからオンにする際に、前記カソードゲートをオフからオンにするタイミングを含む期間において、前記ゲート電極にオン電位を印加するように駆動する
請求項1に記載のサイリスタの駆動方法。 - 前記サイリスタが、前記第1半導体領域の表層部に前記第2半導体領域と離間して形成された前記第1半導体領域と不純物濃度が異なる第1導電型の第7半導体領域をさらに有し、
前記第3半導体領域及び前記第4半導体領域が前記第7半導体領域の表層部に形成されている
請求項1または2に記載のサイリスタの駆動方法。 - 前記サイリスタが、前記第1半導体領域の下部に形成された底部絶縁層と、前記底部絶縁層の上層の各半導体領域を貫通するトレンチ状の素子分離絶縁膜とにより、分離されている
請求項1〜3のいずれかに記載のサイリスタの駆動方法。
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