JP4593126B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置、特に高耐圧ＩＣ（以後、「ＨＶＩＣ」と呼ぶ）に関する。
特許文献１にはＨＶＩＣに関する技術が開示されている。特許文献１に記載の技術では、ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ Ｆｉｅｌｄ）効果を利用して高耐圧を実現しており、高電位が印加される半導体素子には容量素子を用いて電荷を供給している。
なお、ＲＥＳＵＲＦ効果に関しては例えば特許文献２に記載されている。また、周囲から絶縁されたフィールドプレートを多重に形成し、それらの間の容量結合によって半導体基板の表面の電界を安定化させる技術が特許文献３に開示されている。
特開２００２−３２４８４８号公報 米国特許第４２９２６４２号明細書 特開平５−１９０６９３号公報
特許文献１に記載の技術では、ダイオードを介して容量素子に対して充電を行っている。そのため、当該ダイオードでの電圧降下によって、容量素子に十分な電荷が蓄積されないことがあり、半導体装置の要求仕様によっては所望の電気的特性が得られないことがあった。
また、特許文献１に記載の技術では、ダイオードのアノード領域であるｐ型不純物領域を、ｐ型半導体基板上のｎ型半導体層に形成している。そのため、かかるｐ型不純物領域、ｎ型半導体層及びｐ型半導体基板がｐｎｐ寄生バイポーラトランジスタを構成し、当該ｐｎｐ寄生バイポーラトランジスタが動作して容量素子への充電電流がリークすることがあり、これによって所望の電気的特性が得られないことがあった。
そこで、本発明は上述の問題に鑑みて成されたものであり、半導体装置の電気的特性を向上させることが可能な技術を提供することを目的とする。
この発明の第１の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に形成されたｎ型の半導体層と、前記半導体層のうち第１電位が印加される半導体素子が形成される部分である第１島領域と、前記半導体層のうち前記第１電位よりも低い第２電位が印加される部分である第２島領域と、前記半導体層のうち当該第１及び第２島領域を互いに接続する部分である接続領域とを前記半導体層内に区分するように、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内に形成された、前記半導体層よりも不純物濃度が高い前記ｐ型の第１不純物領域と、前記第１島領域と前記半導体基板との界面に形成された、前記半導体層よりも不純物濃度が高い前記ｎ型の第１埋め込み不純物領域と、前記第１埋め込み不純物領域の上方で前記第１島領域に形成された、前記第１電位が印加される半導体素子とを備え、前記第１島領域には容量素子が電気的に接続され、平面視上において、前記第１島領域と前記接続領域とが並ぶ方向に対して垂直方向の前記接続領域の幅は、前記第１島領域のそれよりも小さい。
この発明の第２の半導体装置は、ｐ型の半導体基板と、前記半導体基板上に形成されたｎ型の半導体層と、前記半導体層のうち第１電位が印加される半導体素子が形成される部分である第１島領域と、前記半導体層のうち前記第１電位よりも低い第２電位が印加される部分である第２島領域と、前記半導体層のうち当該第１及び第２島領域を互いに接続する部分である接続領域とを前記半導体層内に区分するように、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内に形成された、前記半導体層よりも不純物濃度が高い前記ｐ型の第１不純物領域と、前記第１島領域と前記半導体基板との界面に形成された、前記半導体層よりも不純物濃度が高い前記ｎ型の第１埋め込み不純物領域と、
前記第１埋め込み不純物領域の上方で前記第１島領域に形成された、前記第１電位が印加される半導体素子と、前記第２島領域の上面内に、前記第１不純物領域と離れて設けられた、前記第２電位が印加される前記ｐ型の第２不純物領域と、前記第２不純物領域の下方であって、前記第２島領域と前記半導体基板との界面に設けられた、前記半導体層よりも不純物濃度が高い前記ｎ型の第２埋め込み不純物領域とを備え、前記第１島領域には容量素子が電気的に接続され、平面視上において、前記第１島領域と前記接続領域とが並ぶ方向に対して垂直方向の前記接続領域の幅は、前記第１島領域のそれよりも小さい。
この発明の第１の半導体装置によれば、ｐ型の第１不純物領域とｎ型の半導体層とで形成されるｐｎ接合に逆電圧を印加すると、半導体素子が空乏層で取り囲まれて半導体素子が保護される。
更に、接続領域の両端部をそれぞれドレイン及びソースとし、接続領域に接触する第１不純物領域をゲートとする寄生のＪＦＥＴを構成することができる。従って、第２島領域に正電位を印加すると、当該ＪＦＥＴを介して、第１島領域に電気的に接続された容量素子を充電することができる。そのため、充電電流はｐｎ接合を通ることなく容量素子に供給され、ダイオードを介して充電する場合よりも十分な電荷を容量素子に供給することができる。その結果、電気的特性の優れた半導体装置を得ることができる。
更に、接続領域の幅は、第１島領域のそれよりも小さく設定されているため、占有面積の大きい半導体素子を形成するために第１島領域の幅が大きくなった場合であっても、接続領域の幅を小さい値に維持することができ、当該接続領域のほぼ全域に空乏層を形成することが容易になる。従って、容量素子の充電後に第１島領域の電位が第２島領域の電位よりも大きくなった場合であっても、容量素子の蓄積電荷のリークを抑制することができる。
また、この発明の第２の半導体装置によれば、第２島領域に正電位を印加すると、第２不純物領域と、それと接触する半導体層とで構成されるｐｎ接合ダイオードを介して容量素子に充電電流を供給することができるため、充電後に第１島領域の電位が、第２島領域の電位よりも大きくなった場合であっても、容量素子に蓄積された電荷のリークを抑制することができる。
更に、半導体層よりも不純物濃度が高いｎ型の第２埋め込み不純物領域が設けられているため、ｐ型の第２不純物領域と、ｎ型の半導体層と、ｐ型の半導体基板とで構成されるｐｎｐ寄生バイポーラトランジスタの電流増幅率を低減でき、当該ｐｎｐ寄生バイポーラトランジスタの動作による充電電流のリークを抑制することができる。これにより、半導体装置の電気的特性が向上する。
更に、ｎ型の第２埋め込み不純物領域を設けることによって、第２島領域での空乏層の延びは阻害されるが、第２島領域と第１島領域との間には、第１島領域よりも幅の小さい接続領域が設けられており、当該接続領域は空乏化し易いため、半導体素子を確実に空乏層で取り囲むことができる。従って、第２埋め込み不純物領域を設けることによる耐圧低下を抑制できる。
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の等価回路及びその周辺回路を示す図である。本実施の形態１に係る半導体装置はＨＶＩＣであって、後述する高電位島領域１０１に形成されたロジック回路１０３と、当該ロジック回路１０３にソースが接続されたｎチャネル形のＪＦＥＴ（ジャンクションＦＥＴ）１０２とを備えている。ＪＦＥＴ１０２のソースは、例えばロジック回路１０３のプラス電源端子に接続されている。
ロジック回路１０３にはブートストラップ容量素子２００の一端２００ａ及び他端２００ｂが接続される。本例では、ロジック回路１０３のプラス電源端子及びマイナス電源端子にブートストラップ容量素子２００の一端２００ａ及び他端２００ｂがそれぞれ接続される。ここで、ブートストラップ容量素子２００の一端２００ａの電位を「電位Ｖb」と呼ぶ。
ＪＦＥＴ１０２のドレインには電圧源１５０Ｌが接続され、そのゲートには接地電位が印加される。そして、ブートストラップ容量素子２００の他端２００ｂには図示しない負荷が接続され、その接続点の電位は負荷の状態によって変動する。例えば、当該接続点の電位は、接地電位となったり数百Ｖもの高電位（以後、「電位ＶH」と呼ぶ）となったりする。そのため、図１に示されるように、ブートストラップ容量素子２００の他端２００ｂには仮想的な可変電圧源である仮想電圧源１５０Ｈが接続されていると見ることができ、当該仮想電圧源１５０Ｈの出力電位ＶSは接地電位あるいは電位ＶHとなる。
ブートストラップ容量素子２００の上記他端２００ｂに接続される負荷としては、例えば、電位ＶHと接地電位との間でトーテムポール接続された２つのＩＧＢＴが挙げられ、この２つのＩＧＢＴ間の接続点にブートストラップ容量素子２００の他端２００ｂが接続される。２つのＩＧＢＴは、互いに異なったタイミングでスイッチング動作を行い、両者の接続点に接続された負荷に電位ＶHや接地電位を与える。なお、電圧源１５０Ｌは例えば定電圧源であって、その出力電位ＶLは十数Ｖである。
次に、本実施の形態１に係る半導体装置の動作について説明する。ブートストラップ容量素子２００が充電されていない場合において、仮想電圧源１５０Ｈの出力電位ＶSが接地電位（０Ｖ）のとき、電圧源１５０ＬからＪＦＥＴ１０２を介してブートストラップ容量素子２００に電荷が供給され、ブートストラップ容量素子２００が充電される。その結果、ブートストラップ容量素子２００には電圧ＶL（＝ＶL−０Ｖ）が蓄積される。また、このときロジック回路１０３の電源には電圧ＶLが印加され、これにより当該ロジック回路１０３は動作を行う。
次に、ブートストラップ容量素子２００が充電された状態で仮想電圧源１５０Ｈの出力電位ＶSが電位ＶHとなると、後述のようにＪＦＥＴ１０２のソースからドレインに向って電流がほとんど流れないことから、ＪＦＥＴ１０２のソース電位が電位ＶH上昇して（ＶL＋ＶH）となる。これにより、電圧源１５０Ｌからロジック回路１０３のプラス電源端子への電流の供給が停止され、ロジック回路１０３のプラス電源端子にはブートストラップ容量素子２００に充電された電荷が供給される。つまり、ロジック回路１０３のプラス電源端子には電位（ＶL＋ＶH）が印加され、マイナス電源端子には電位ＶHが印加される。このようにロジック回路１０３の電源には常に電圧ＶLが供給され、仮想電圧源１５０Ｈの出力電位ＶSの値にかかわらずロジック回路１０３は一定電圧の電源で動作することができる。
次に、本実施の形態１に係る半導体装置の構造について説明する。図２は本実施の形態１に係る半導体装置の構造を模式的に示す平面図であって、図３〜５は図２中の矢視Ａ−Ａ〜Ｃ−Ｃにおける断面図をそれぞれ示している。なお、図２では図面の煩雑さを避けるために、図３〜５での絶縁膜８の記載を省略し、絶縁膜１８上に形成されている電極のうち電極１３，１５のみを記載している。以後登場する平面図においても同様である。
また、以下の説明中の「ｐ」，「ｐ+」，「ｐ-」，「ｎ+」，「ｎ-」という記号は、半導体における不純物の導電型及び不純物濃度を示しており、「ｐ-」，「ｐ」，「ｐ+」の順で、また「ｎ-」よりも「ｎ+」の方が不純物濃度が高いことを意味している。更に、「ｎ-」よりも「ｐ」，「ｐ+」の方が不純物濃度が高く、「ｎ+」よりも「ｐ-」，「ｐ」の方が不純物濃度が低いものとする。
図２〜５に示されるように、本実施の形態１に係る半導体装置では、ｐ-半導体基板１上にｎ-半導体層３が形成されている。ｎ-半導体層３には、その上面からｐ-半導体基板１との界面にかけてｐ+不純物領域４が形成されている。ｐ+不純物領域４はｎ-半導体層３の一部を取り囲むように形成されており、ｎ-半導体層３内にロジック回路１０３が配置される高電位島領域１０１と、電圧源１５０Ｌの出力電位ＶLが印加される低電位島領域１０４と、スリット領域１０５とを区分している。
高電位島領域１０１におけるｎ-半導体層３と、低電位島領域１０４におけるｎ-半導体層３とは、スリット領域１０５におけるｎ-半導体層３によって接続されている。言い換えれば、スリット領域１０５におけるｎ-半導体層３は、高電位島領域１０１及び低電位島領域１０４におけるｎ-半導体層３の間に位置しており、かつ両方に接続されている。
図２に示されるように、平面視上において、高電位島領域１０１におけるｎ-半導体層３は略正方形を成しており、複数の辺を有している。また、低電位島領域１０４及びスリット領域１０５におけるｎ-半導体層３は、平面視上において略長方形を成している。
高電位島領域１０１、スリット領域１０５及び低電位島領域１０４は、平面視上において、Ｘ軸方向に沿ってこの順で直線的に並んでいる。そして、平面視上において、スリット領域１０５におけるｎ-半導体層３のＹ軸方向の幅Ｗは、高電位島領域１０１におけるｎ-半導体層３のＹ軸方向の幅ＨＷよりも小さく設定されている。ここで、Ｙ軸方向とはＸ軸方向に垂直な方向である。従って、高電位島領域１０１とスリット領域１０５とが並ぶ方向に対して垂直方向のスリット領域１０５におけるｎ-半導体層３の幅は、高電位島領域１０１におけるそれよりも小さいと言える。なお、図２のＺ軸は、Ｘ軸及びＹ軸に直交する軸である。つまり、Ｘ軸、Ｙ軸及びＺ軸で直交座標系を形成している。
このように、スリット領域１０５におけるｎ-半導体層３の幅Ｗは、高電位島領域１０１におけるｎ-半導体層３の幅ＨＷよりも小さいため、図２に示されるように、平面視上において、スリット領域１０５におけるｎ-半導体層３を、高電位島領域１０１におけるｎ-半導体層３のある一辺に部分的に接続することができる。
高電位島領域１０１におけるｎ-半導体層３とｐ-半導体基板１との界面にはｎ+埋め込み不純物領域２が選択的に形成されている。そして、ｎ+埋め込み不純物領域２の上方ではｎ-半導体層３にロジック回路１０３が形成されている。
ロジック回路１０３は例えばｐチャネルＭＯＳＦＥＴ１３０及びｎチャネルＭＯＳＦＥＴ１３１を備えている。ｐチャネルＭＯＳＦＥＴ１３０は、ｐ+型のドレイン領域３１及びソース領域３２とゲート電極３６とを有している。ドレイン領域３１とソース領域３２とは所定距離を成してｎ-半導体層３の上面内に形成されており、ゲート電極３６はドレイン領域３１とソース領域３２とで挟まれたｎ-半導体層３上にゲート絶縁膜３４を介して形成されている。また、ドレイン領域３１の隣には所定距離を成してｎ+不純物領域３０がｎ-半導体層３の上面内に形成されている。
ｎチャネルＭＯＳＦＥＴ１３１は、ｐチャネルＭＯＳＦＥＴ１３０の隣りに配置されており、ｎ-半導体層３の上面内に形成されているｐウェル領域２０に形成されている。ｎチャネルＭＯＳＦＥＴ１３１はｎ+型のドレイン領域２３及びソース領域２２とゲート電極２６とを有している。ドレイン領域２３とソース領域２２とは所定距離を成してｐウェル領域２０の上面内に形成されており、ゲート電極２６はドレイン領域２３とソース領域２２とで挟まれたｐウェル領域２０上にゲート絶縁膜２４を介して形成されている。また、ソース領域２２の隣には所定距離を成してｐ+不純物領域２１がｐウェル領域２０の上面内に形成されている。
高電位島領域１０１におけるｎ-半導体層３の上面内には、ｎ+不純物領域５ａとｎ+不純物領域５ｂとで構成されるｎ+不純物領域５も形成されている。ｎ+不純物領域５は、ｎ-半導体層３の上面からｎ+埋め込み不純物領域２にかけて設けられており、ｎ+埋め込み不純物領域２の周縁部と接続されている。そして、ｎ+ 不純物領域５はロジック回路１０３を取り囲むように形成されている。ｎ+不純物領域５ａはｎ-半導体層３の上面付近に形成されており、ｎ+不純物領域５ｂはｎ+不純物領域５ａと接続されてｎ+埋め込み不純物領域２まで延びている。
また、高電位島領域１０１におけるｎ-半導体層３の上面内には、ｎ+不純物領域５の外側において高電位島領域１０１の周囲に沿ってｐ+不純物領域７が形成されており、当該ｐ+不純物領域７はｐ+不純物領域４と接続されている。なお、ｐ+不純物領域７は、高電位島領域１０１とスリット領域１０５との境界部分におけるｎ-半導体層３には設けられていない。そして、低電位島領域１０４におけるｎ-半導体層３の上面内には、ｐ+不純物領域４と離れてｎ+不純物領域６が形成されている。
高電位島領域１０１、低電位島領域１０４及びスリット領域１０５におけるｎ-半導体層３の上面上と、ｐ+不純物領域４の上面上と、ｐウェル領域２０の上面上には、ｎ+不純物領域５，３０、ｐ+不純物領域７，２１、ソース領域２２，３２、及びドレイン領域２３，３１が露出するように選択的に酸化膜１２が形成されている。そして、ｎ+不純物領域５とｐ+不純物領域７との間のｎ-半導体層３の上面上に設けられた酸化膜１２の上には、平面視上でｎ+不純物領域５及びロジック回路１０３を取り囲むように複数の電極９が形成されている。これらの複数の電極９はマルチフィールドプレートを形成しており、これによって本実施の形態に係る半導体装置の耐圧向上を図っている。また、電極９は例えばゲート電極２６，３６と同様にポリシリコンから形成される。
本実施の形態１に係る半導体装置では、ｎ-半導体層３、酸化膜１２、ゲート電極２６，３６及び電極９を覆うように絶縁膜１８が形成されている。そして、絶縁膜１８を貫通して、ｎ+不純物領域６には電極１６、ｎ+不純物領域５には電極１５、ｐ+不純物領域７には電極１７がそれぞれ接続されている。また、ｐチャネルＭＯＳＦＥＴ１３０のドレイン領域３１、ソース領域３２及びゲート電極３６と、ｎ+不純物領域３０とにはそれぞれ絶縁膜１８を貫通して電極３５が接続されている。また、ｎチャネルＭＯＳＦＥＴ１３１のドレイン領域２３、ソース領域２２及びゲート電極２６と、ｐ+不純物領域２１とにはそれぞれ絶縁膜１８を貫通して電極２５が接続されている。
電極１５は、それ自身が接続されているｎ+不純物領域５に沿って平面視上でロジック回路１０３を取り囲むように配置されている。そして電極１５は、ドレイン領域３１及びｎ+不純物領域３０上の電極３５と電極１３によって接続されている。また、電極１７はそれ自身が接続されているｐ +不純物領域７に沿って平面視上でロジック回路１０３及び電極１５を取り囲むように形成されている。
電極９の上方の絶縁膜１８上には複数の電極１０がフローティングで配置されており、これらの電極１０と電極９との容量結合により本実施の形態１に係る半導体装置の耐圧向上を図っている。そして、絶縁膜１８上には各電極を覆うように絶縁膜８が形成されている。
本実施の形態１に係る半導体装置においては、スリット領域１０５におけるｎ-半導体層３のＸ軸方向における両端をソース及びドレインとし、当該ｎ-半導体層３をＹ軸方向で挟むｐ+不純物領域４をゲートとする寄生のＪＦＥＴ１０２が形成される。このＪＦＥＴ１０２の働きによって、後述するように、ブートストラップ容量素子２００に十分な電荷を供給することが可能となる。なお、スリット領域１０５におけるｎ-半導体層３のＸ軸方向における両端のうち、低電位島領域１０４側の方がＪＦＥＴ１０２のドレインとして機能し、高電位島領域１０１の方がソースとして機能する。
このような構造を成す本実施の形態１に係る半導体装置においては、ｐ+不純物領域４，７及びｐ-半導体基板１には接地電位が印加される。そして、電極１６には電圧源１５０Ｌの出力電位ＶLが印加され、これにより低電位島領域１０４におけるｎ-半導体層３に電位ＶLが印加されて、ＪＦＥＴ１０２のドレインに電位ＶLが印加される。
また、ｐ+不純物領域２１に接続された電極２５はロジック回路１０３のマイナス電源端子であって、当該電極２５には仮想電圧源１５０Ｈの出力電位ＶSが印加される。また、ｎ+不純物領域３０に接続された電極３５はロジック回路１０３のプラス電源端子であって、当該電極３５にはブートストラップ容量素子２００の一端２００ａが電気的に接続される。これにより、高電位島領域１０１におけるｎ-半導体層３の電位には電位Ｖbが印加されて、ＪＦＥＴ１０２のソースには電位Ｖbが印加される。
上述のように、ブートストラップ容量素子２００が充電されていない場合において、電位ＶSが接地電位のとき、電圧源１５０Ｌによってブートストラップ容量素子２００が充電される。このときの充電電流は、低電位島領域１０４におけるｎ-半導体層３、ＪＦＥＴ１０２のチャネルとなるスリット領域１０５におけるｎ-半導体層３、及び高電位島領域１０１におけるｎ-半導体層３を順に通ってブートストラップ容量素子２００に供給される。
このように、本実施の形態１では、充電電流がｐｎ接合を通ることなくブートストラップ容量素子２００に供給されるため、電位Ｖbを電圧源１５０Ｌの出力電位ＶLまで上昇することができる。
ブートストラップ容量素子２００の充電後、仮想電圧源１５０Ｈの出力電位ＶSが電位ＶHとなると、電位Ｖbは（ＶL＋ＶH）となる。従って、スリット領域１０５におけるｎ-半導体層３と、それをＹ軸方向で挟むｐ+不純物領域４とで形成されるｐｎ接合には数百Ｖもの逆電圧が印加されることになる。これにより、本実施の形態１に係るスリット領域１０５におけるｎ-半導体層３にはほぼ全域に空乏層が形成される。この結果、上述のように電位Ｖbが（ＶL＋ＶH）となり電圧源１５０Ｌの出力電位ＶLよりも大きくなった場合であっても、ブートストラップ容量素子２００の蓄積電荷は低電位島領域１０４におけるｎ-半導体層３に向って流れにくくなり、電位Ｖbは（ＶL＋ＶH）を維持する。従って、ロジック回路１０３の電源には常に電圧ＶLが供給される。
また、仮想電圧源１５０Ｈの出力電位ＶSが電位ＶHとなると、高電位島領域１０１におけるｎ-半導体層３と、それを取り囲むｐ+不純物領域４とで構成されるｐｎ接合には数百Ｖもの逆電圧が印加され、ＲＥＳＵＲＦ効果によって、高電位島領域１０１におけるｎ-半導体層３のうち、ｎ+不純物領域５に対してロジック回路１０３とは反対側の部分、言い換えればｎ+不純物領域５よりも外側の部分の全領域に空乏層が形成される。これにより、ロジック回路１０３が空乏層で取り囲まれるようになり、高耐圧の半導体装置が得られる。なお、図２において斜線で示されるＲＥＳＵＲＦ分離領域１０６は、仮想電圧源１５０Ｈの出力電位ＶSが電位ＶHとなった際に空乏層が形成される領域の概略を示している。
なお、本実施の形態１に係る半導体装置では、低電位島領域１０４、スリット領域１０５及び高電位島領域１０１以外のｎ-半導体層３であって、それらとｐ+不純物領域４を介して接続されるｎ-半導体層３には、電圧源１５０Ｌをプラス電源とする回路（図示せず）も形成されている。なお、この回路を以後「低耐圧回路」と呼ぶ。
このように本実施の形態１に係る半導体装置では、スリット領域１０５におけるｎ-半導体層３のＸ軸方向における両端をソース及びドレインとし、当該ｎ-半導体層３をＹ軸方向で挟むｐ+不純物領域４をゲートとする寄生のＪＦＥＴ１０２が形成されるため、このＪＦＥＴ１０２を介してブートストラップ容量素子２００を充電することができる。従って、充電電流はｐｎ接合を通ることなくブートストラップ容量素子２００に供給されるため、ダイオードを介して充電する場合よりも十分な電荷をブートストラップ容量素子２００に供給することができる。その結果、電気的特性の優れた半導体装置を得ることができる。
更に、本実施の形態１では、スリット領域１０５におけるｎ-半導体層３の幅Ｗは、高電位島領域１０１におけるｎ-半導体層３の幅ＨＷよりも小さく設定されている。ここで仮に、本実施の形態１とは異なり、幅Ｗが幅ＨＷ以上に設定されている場合、占有面積の大きい大規模なロジック回路１０３を形成するために高電位島領域１０１におけるｎ-半導体層３の幅ＨＷを大きくすると幅Ｗも大きくなり、電位ＶSが高電位に設定された場合であっても、スリット領域１０５におけるｎ-半導体層３のほぼ全域に空乏層を形成しにくくなる。そのため、ブートストラップ容量素子２００の蓄積電荷がスリット領域１０５におけるｎ-半導体層３にリークし易くなる。
しかしながら、本実施の形態１では、幅Ｗは幅ＨＷよりも小さく設定されているため、大規模なロジック回路１０３を形成するために幅ＨＷが大きくなった場合であっても幅Ｗを小さい値に維持することができ、スリット領域１０５におけるｎ-半導体層３のほぼ全域に空乏層を形成することが容易になる。従って、ブートストラップ容量素子２００の蓄積電荷のリークを抑制することができ、電位Ｖbを（ＶL＋ＶH）に維持することができる。
また、本実施の形態１に係るスリット領域１０５におけるｎ-半導体層３の幅Ｗは以下の式（１）を満足することが望ましい。
Figure 0004593126
ただし、Ｎa≫Ｎdであって、εsは本実施の形態１に係る半導体装置で使用されている半導体の誘電率（Ｆ／ｃｍ）、ｑは単位電荷量（Ｃ）、Ｎdはｎ-半導体層３の不純物濃度（ｃｍ-3）、Ｎaはｐ+不純物領域４の不純物濃度（ｃｍ-3）である。
上記式（１）は、ブートストラップ容量素子２００に充電を行う際において、スリット領域１０５におけるｎ-半導体層３のドレイン側の端部がピンチオフ状態となる条件式である。これによって、ＪＦＥＴ１０２が充電電流に対する電流制限抵抗として機能し、電圧源１５０Ｌに必要な電流容量を低減することができる。以下にその理由について説明する。
図６は、本実施の形態１に係る半導体装置において、ＪＦＥＴ１０２を設けずに電圧源１５０Ｌとブートストラップ容量素子２００とを直接接続した場合の回路構成を示す図であって、図７は、ＪＦＥＴ１０２の替わりに電流制限抵抗２０１を設けた場合の回路構成を示す図である。また、図８は図６，７に示される回路の充電特性を示す図であって、図８（ａ）がブートストラップ容量素子２００に対する充電電流Ｉと充電時間ｔとの関係を、図８（ｂ）が電位Ｖbと充電時間ｔとの関係をそれぞれ示している。なお図６，７では、説明の便宜上、ロジック回路１０３の図示は省略している。また、図８中の破線は図６に示される回路の特性を、実線は図７に示される回路の特性をそれぞれ示している。
図８（ａ）に示されるように、電圧源１５０Ｌとブートストラップ容量素子２００とを直接接続した場合には、充電開始直後の充電電流（以後、「初期充電電流」と呼ぶ）が非常に大きくなる。従って、この場合には、大きな電流容量を有する電圧源１５０Ｌを使用しないと、初期充電電流が流れた際に電圧源１５０Ｌの出力電位Ｖ L が低下することがある。上述のように、出力電位Ｖ L は図示しない低耐圧回路のプラス電源として使用されるため、出力電位Ｖ L が低下するとこの低耐圧回路が誤動作することがある。従って、これを防止するためには大容量の電圧源１５０Ｌを用意する必要がある。
一方、図７に示されるように電流制限抵抗２０１を介して電圧源１５０Ｌとブートストラップ容量素子２００とを接続した場合には、図８（ａ）に示されるように初期充電電流を抑えることができる。そのため、両者を直接接続する場合よりも、小さな電流容量を有する電圧源１５０Ｌを使用することができる。従って、本実施の形態１に係るＪＦＥＴ１０２が電流制限抵抗として機能すれば、電圧源１５０Ｌの電流容量を低減することができる。
図９は、ブートストラップ容量素子２００に対して充電を行う際に、スリット領域１０５におけるｎ-半導体層３において空乏層が形成される様子を示す図であって、当該ｎ-半導体層３を上方から見た際の平面図である。図９（ａ）は、Ｖb＝０Ｖの場合、つまりブートストラップ容量素子２００に対して充電を開始する際の様子を示しており、図９（ｂ）は０＜Ｖb＜ＶLの場合、つまり充電開始後から充電が完了するまでの間の様子を示している。また図９（ｃ）は、Ｖb＝ＶLの場合、つまり充電が完了した際の様子を示している。
図９（ａ）に示されるように、充電開始時には、スリット領域１０５におけるｎ-半導体層３のドレイン側の端部において、当該ｎ-半導体層３をＹ軸方向で挟むｐ+不純物領域４から空乏層２５０が延び、それらは互いに接触してピンチオフ状態となる。従って、充電開始時にはＪＦＥＴ１０２が電流制限抵抗として機能する。そして、ブートストラップ容量素子２００に電荷が蓄積されると、電位Ｖbが上昇するため、図９（ｂ）に示されるように、スリット領域１０５におけるｎ-半導体層３のソース側の端部においても、ｐ+不純物領域４から空乏層２５０が延びてくる。
このように、ブートストラップ容量素子２００に対する充電が進行すると、スリット領域１０５におけるｎ-半導体層３のソース側の端部においても空乏層２５０が形成され、それにともなってＪＦＥＴ１０２のチャネルのインピーダンスは上昇するが、図８（ａ）にも示されるように、充電時間ｔの経過にともなって必要な充電電流Ｉは減少するため、このインピーダンスの増加は充電時間にそれほど影響を与えない。
そして、Ｖb＝ＶLとなると、図９（ｃ）に示されるように、スリット領域１０５におけるｎ-半導体層３の全領域に空乏層２５０が形成される。従って、電位ＶSがその後電位ＶHに設定され、電位Ｖbが電位ＶLよりも大きくなったた場合であっても、ブートストラップ容量素子２００の蓄積電荷は低電位島領域１０４におけるｎ-半導体層３に向って流れにくくなり、電位Ｖbは（ＶL＋ＶH）を確実に維持することができる。
このように、スリット領域１０５におけるｎ-半導体層３の幅Ｗを式（１）を満足するように設定することによって、ＪＦＥＴ１０２は電流制限抵抗として機能し、これによって、低電位島領域１０４におけるｎ-半導体層３に電位を与える電圧源１５０Ｌに必要とされる電流容量を低減することができる。更に、スリット領域１０５におけるｎ-半導体層３は、Ｖb＝ＶLとなると全領域が空乏層に覆われるため、ブートストラップ容量素子２００の一端２００ａの電位Ｖbを確実に電位ＶLまで上昇させることができるとともに、ブートストラップ容量素子２００に蓄積された電荷のリークを抑制することができる。
実施の形態２．
図１０〜１２は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。図１０〜１２はそれぞれ図２中の矢視Ａ−Ａ〜Ｃ−Ｃに相当する断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、基本的にはｐ+埋め込み不純物領域５０を更に設けたものである。
図１０〜１２に示されるように、ｐ+埋め込み不純物領域５０は、ｎ-半導体層３とｐ-半導体基板１との界面において、ｎ+ 埋め込み不純物領域２を取り囲むように形成されている。具体的には、ｐ+埋め込み不純物領域５０は、高電位島領域１０１におけるｎ-半導体層３の周縁部とｐ-半導体基板１との界面、及び低電位島領域１０４とスリット領域１０５におけるｎ-半導体層３を含む高電位島領域１０１以外のｎ-半導体層３とｐ-半導体基板１との界面において、ｎ+埋め込み不純物領域２を取り囲むように形成されている。そして、ｐ+不純物領域４は、実施の形態１とは異なり、ｐ+埋め込み不純物領域５０に達するように形成されている。その他の構造については、実施の形態１に係る半導体装置と同様であるためその説明は省略する。
このように、本実施の形態２に係る半導体装置では、スリット領域１０５におけるｎ-半導体層３とｐ-半導体基板１との界面に、ｐ+不純物領域４と接続された、ｎ-半導体層３よりも不純物濃度が高いｐ+埋め込み不純物領域５０が設けられている。そのため、ｐ+不純物領域４及びｐ+埋め込み不純物領域５０と、ｎ-半導体層３とで形成されるｐｎ接合に逆電圧が印加されると、スリット領域１０５におけるｎ-半導体層３には、それをＹ軸方向で挟むｐ+不純物領域４からだけではなく、ｐ+埋め込み不純物領域５０からも空乏層が大きく延びることになる。従って、本実施の形態２に係る半導体装置の動作時において、ＪＦＥＴ１０２のチャネルのインピーダンスが向上する。そのため、電位Ｖbが電位ＶLよりも大きくなった場合の、ブートストラップ容量素子２００に蓄積された電荷のリークを更に抑制することができる。
また、本実施の形態２に係るｐ+不純物領域４は、ｐ+埋め込み不純物領域５０に達するように形成されているため、ｐ+不純物領域４がｎ-半導体層３とｐ-半導体基板１との界面に達するように形成されている実施の形態１に係る半導体装置よりも、ｐ+不純物領域４の拡散深さを浅くすることができる。従って、複数の半導体装置間でのスリット領域１０５におけるｎ-半導体層３の幅Ｗのバラツキを低減することができる。
なお、本実施の形態２においても、スリット領域１０５におけるｎ-半導体層３の幅Ｗが上述の式（１）を満足するように設定されることによって、ブートストラップ容量素子２００に蓄積された電荷のリークを更に抑制することができる。
実施の形態３．
図１３は本発明の実施の形態３に係る半導体装置の構造を模式的に示す平面図であり、図１４は図１３中の矢視Ｄ−Ｄにおける断面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、スリット領域１０５を複数設けたものである。
図１３，１４に示されるように、本実施の形態３に係るｐ+不純物領域４は、ｎ-半導体層３の一部を取り囲むように形成されており、高電位島領域１０１と、低電位島領域１０４と、複数のスリット領域１０５とを区分している。複数のスリット領域１０５におけるｎ-半導体層３のそれぞれは、高電位島領域１０１及び低電位島領域１０４におけるｎ-半導体層３の間に位置しており、かつ両方に接続されている。その他の構造は、実施の形態１に係る半導体装置と同様であるためその説明は省略する。
このように、本実施の形態３に係る半導体装置では、スリット領域１０５が複数設けられているため、寄生のＪＦＥＴ１０２が複数設けられることになる。従って、ブートストラップ容量素子２００に対して、並列接続された複数のＪＦＥＴ１０２を用いて充電を行うことができる。その結果、ＪＦＥＴ１０２のチャネルのインピーダンスが高い等の理由により、一つのＪＦＥＴ１０２で十分な充電電流を供給することができない場合であっても、ブートストラップ容量素子２００の容量値に応じて複数のＪＦＥＴ１０２を設けることができ、充電時間を短縮することができる。
なお、本実施の形態３においても、各スリット領域１０５におけるｎ-半導体層３の幅Ｗが上述の式（１）を満足するように設定されることによって、ブートストラップ容量素子２００に蓄積された電荷のリークを更に抑制することができる。この場合には、ピンチオフ効果によってブートストラップ容量素子２００に対する充電電流が大きく制限されるため、本実施の形態３のように、スリット領域１０５を複数設けてＪＦＥＴ１０２を複数形成することは特に有効である。
また、実施の形態２に係る半導体装置においても、本実施の形態３に係る半導体装置と同様にしてスリット領域１０５を複数設けても良い。この場合における図１３中の矢視Ｄ−Ｄに相当する断面図を図１５に示しておく。
実施の形態４．
図１６は本発明の実施の形態４に係る半導体装置の構造を模式的に示す平面図であり、図１７は図１６中の矢視Ｅ−Ｅにおける断面図である。本実施の形態４に係る半導体装置は、上述の実施の形態３に係る半導体装置において、基本的には低電位島領域１０４を複数に分割したものである。
図１６，１７に示されるように、本実施の形態４に係る低電位島領域１０４は複数に分割されており、複数の分割領域１０４ａを備えている。つまり、本実施の形態４に係るｐ+不純物領域４はｎ-半導体層３に複数の分割領域１０４ａを区分している。そして、複数の分割領域１０４ａにおけるｎ-半導体層３は、複数のスリット領域１０５におけるｎ-半導体層３と一対一で接続されている。また、ｎ+不純物領域６は分割領域１０４ａごとに個別に設けられており、電極１６も分割領域１０４ａごとに個別に設けられている。
更に、本実施の形態４に係る半導体装置では、複数のスイッチ回路ＳＷが設けられており、これらのスイッチ回路ＳＷの一端は、複数の電極１６と一対一で電気的に接続されている。そして、各スイッチ回路ＳＷの他端は電圧源１５０Ｌと接続される。
本実施の形態４に係るスイッチ回路ＳＷは、オン状態かオフ状態かが予め固定されているものである。例えば、スイッチ回路ＳＷを、複数の電極１６と一対一で接続された複数の電極端子と、電圧源１５０Ｌに接続される電極端子と、それらの間を接続するアルミワイヤで構成し、アセンブリ工程において、ワイヤボンディングを実行するか否かで、スイッチ回路ＳＷのオン／オフ状態を予め固定することができる。
また、スイッチ回路ＳＷを、複数の電極１６と一対一で接続された複数の電極端子と、電圧源１５０Ｌに接続される電極端子と、それらの間を個別に接続する複数の配線とで構成し、アセンブリ工程において、当該配線をレーザー等で切断するか否かで、スイッチ回路ＳＷのオン／オフ状態を予め固定することができる。
また、スイッチ回路ＳＷとして半導体スイッチを採用しても良い。この場合には、ウェハプロセスにおいてＲＯＭを形成し、当該ＲＯＭに書き込まれた情報で半導体スイッチが制御できるように構成しておく。そして、その後のテスト工程において、当該ＲＯＭに半導体スイッチのオン／オフ情報を書き込むことによって、各半導体スイッチのオン／オフ状態を予め固定する。なお、スイッチ回路ＳＷや上記ＲＯＭは上述の低耐圧回路に設けられる。その他の構造については、実施の形態３に係る半導体装置と同じであるためその説明は省略する。
このように本実施の形態４に係る半導体装置では、低電位島領域１０４が複数の分割領域１０４ａからなり、当該分割領域１０４ａにおけるｎ-半導体層３は、複数のスリット領域１０５におけるｎ-半導体層３と一対一で接続されているため、上記スイッチ回路ＳＷを設けることによって、複数のＪＦＥＴ１０２のうち、どのＪＦＥＴ１０２を使用してブートストラップ容量素子２００の充電を行うかを、アセンブリ工程やテスト工程などのウェハプロセス後の工程で自由に選択することができる。従って、同一のウェハプロセスを用いて、異なる容量値のブートストラップ容量素子２００に対応することが可能な複数の半導体装置を製造することができ、これにより製造コストが低減する。
実施の形態５．
図１８は本発明の実施の形態５に係る半導体装置の構造を模式的に示す平面図であって、図１９〜２１は図１８中の矢視Ｆ−Ｆ〜Ｈ−Ｈにおける断面図をそれぞれ示している。本実施の形態５に係る半導体装置は、上述の実施の形態１に係る半導体装置において、基本的にはゲート電極６０及びゲート絶縁膜６１を更に設けたものである。
図１８〜２１に示されるように、スリット領域１０５におけるｎ-半導体層３上には酸化膜１２の替わりにそれよりも非常に薄いゲート絶縁膜６１が設けられており、当該ゲート絶縁膜６１上にはゲート電極６０が設けられている。更に、ゲート電極６０は、スリット領域１０５におけるｎ-半導体層３をＹ軸方向で挟むｐ+不純物領域４上にも部分的に酸化膜１２を介して設けられている。
ゲート電極６０は、例えばポリシリコンから成る導電膜である。また、ゲート絶縁膜６１は例えばシリコン酸化膜から形成されている。その他の構造について、上述の実施の形態１に係る半導体装置と同様であるためその説明は省略する。
このように、本実施の形態５に係る半導体装置では、スリット領域１０５におけるｎ-半導体層３上にはゲート絶縁膜６１を介してゲート電極６０が設けられているため、当該ゲート電極６０にプラス電位を印加すると、スリット領域１０５におけるｎ-半導体層３の上面付近には蓄積層が形成される。従って、ＪＦＥＴ１０２におけるチャネルでの電子の移動度を向上することができる。その結果、ブートストラップ容量素子２００に対する充電電流が増加し、短時間で充電が完了する。
また、ゲート電極６０に対する印加電位Ｖgを増加させると、スリット領域１０５におけるｎ-半導体層３での電子移動度は向上するため、初期充電電流は増加する。つまり、ゲート電極６０に与える電位Ｖgによって初期充電電流を制御することができる。図２２は、印加電位Ｖgと初期充電電流との関係を示す図であって、図２２に示すグラフからも、ゲート電極６０に対する印加電位Ｖgを増加させると初期充電電流が増加することが理解できる。
なお、ブートストラップ容量素子２００に対する充電が完了し、電位ＶSを電位ＶHに設定する際には、ゲート電極６０に接地電位を印加することによって、ブートストラップ容量素子２００に蓄積された電荷のリークを抑制することができる。また、ｐ+不純物領域４上にも部分的に酸化膜１２を介してゲート電極６０が設けられているが、酸化膜１２の厚さを調整することによって、ｐ+不純物領域４の表面付近に反転層が形成されることを防止することができる。
また、上述の実施の形態３，４に係る半導体装置においても、複数のスリット領域１０５におけるｎ-半導体層３の上にゲート絶縁膜６１を形成し、当該ゲート絶縁膜６１上に複数のスリット領域１０５に共通のゲート電極６０を設け、当該ゲート電極６０にプラス電位を印加することによって、各ＪＦＥＴ１０２のチャネルにおける電子移動度を向上することができ、本実施の形態５に係る半導体装置と同様の効果が得られる。
実施の形態６．
図２３は本発明の実施の形態６に係る半導体装置の構造を模式的に示す平面図であって、図２４は図２３中の矢視Ｉ−Ｉにおける断面図である。本実施の形態６に係る半導体装置は、上述の実施の形態３に係る半導体装置において、基本的には、スリット領域１０５ごとに上記ゲート電極６０及びゲート絶縁膜６１を更に設けたものである。
図２３，２４に示されるように、複数のスリット領域１０５におけるｎ-半導体層３のそれぞれの上にはゲート絶縁膜６１が互いに分離して設けられている。そして、各ゲート絶縁膜６１上にはゲート電極６０が互いに分離して設けられている。つまり、ゲート電極６０は、複数のスリット領域１０５におけるｎ-半導体層３に一対一で対応して設けられている。
更に、本実施の形態６に係る半導体装置では、上述の複数のスイッチ回路ＳＷが設けられており、これらのスイッチ回路ＳＷの一端は、複数のゲート電極６０と一対一で電気的に接続されている。そして、各スイッチ回路ＳＷの他端は電圧源１５０Ｌと接続されている。本実施の形態６に係る複数のスイッチ回路ＳＷは、実施の形態４と同様に、アセンブリ工程やテスト工程などのウェハプロセス後の工程でオン状態かオフ状態かが個別に決定される。
このように、本実施の形態６に係る半導体装置では、複数のスリット領域１０５におけるｎ-半導体層３のそれぞれの上に、ゲート絶縁膜６１を介してゲート電極６０が個別に設けられているため、上述のようなスイッチ回路ＳＷを設けることによって、複数のスリット領域１０５におけるｎ-半導体層３のうち、どのｎ-半導体層３に蓄積層を形成するかを、アセンブリ工程やテスト工程などのウェハプロセス後の工程で自由に選択することができる。つまり、複数のＪＦＥＴ１０２のうち、どのＪＦＥＴ１０２のチャネルにおける電子移動度を向上させるかを、ウェハプロセス後に自由に決定することができる。従って、同一のウェハプロセスを用いて、異なる容量値のブートストラップ容量素子２００に対応することが可能な複数の半導体装置を製造することができ、これにより製造コストが低減する。
実施の形態７．
図２５は本発明の実施の形態７に係る半導体装置の構造を模式的に示す平面図であって、図２６〜２８は図２５中の矢視Ｊ−Ｊ〜Ｌ−Ｌにおける断面図をそれぞれ示している。本実施の形態７に係る半導体装置は、上述の実施の形態１に係る半導体装置において、ｎ+不純物領域６の代わりにｐ+不純物領域７０を設けて、更にｎ+埋め込み不純物領域７１を設けたものである。
図２５〜２８に示されるように、ｐ+不純物領域７０は、低電位島領域１０４におけるｎ-半導体層３の上面内にｐ+不純物領域４と離れて設けられている。そして、ｐ+不純物領域７０には電極１６が接続されている。また、ｎ+埋め込み不純物領域７１は、ｐ+不純物領域７０の下方であって、低電位島領域１０４におけるｎ-半導体層３とｐ-半導体基板１との界面に設けられている。その他の構造については、実施の形態１に係る半導体装置と同様であるためその説明は省略する。
このように、本実施の形態７に係る半導体装置では、低電位島領域１０４におけるｎ-半導体層３の上面内には、電位ＶLが印加される電極１６に接続されてｐ+不純物領域７０が設けられている。そのため、ｐ+不純物領域７０と、それと接触するｎ-半導体層３とでｐｎ接合ダイオードを構成する。
図２９は、本実施の形態７に係る半導体装置の等価回路を示す図である。図２９に示されるように、ｐ+不純物領域７０を設けることによって、ＪＦＥＴ１０２のドレインと、電圧源１５０Ｌとの間にはダイオード１１０が等価的に挿入されることになり、ブートストラップ容量素子２００には、当該ダイオード１１０とＪＦＥＴ１０２とを介して充電電流が供給されることになる。つまり、電圧源１５０Ｌから供給される充電電流は、ダイオード１１０のアノード領域となるｐ+不純物領域７０、スリット領域１０５におけるｎ-半導体層３、及び高電位島領域１０１におけるｎ-半導体層３を順に通ってブートストラップ容量素子２００に供給されることになる。
このように、本実施の形態７に係る半導体装置では、ｐ+不純物領域７０と、それと接触するｎ-半導体層３とで構成されるダイオードを介してブートストラップ容量素子２００に充電電流を供給するため、充電完了後に電位Ｖbが電位ＶLよりも大きくなった場合であっても、ブートストラップ容量素子２００に蓄積された電荷のリークを抑制することができる。
更に、本実施の形態７に係る半導体装置では、ｎ-半導体層３よりも不純物濃度が高いｎ+埋め込み不純物領域７１が設けられているため、本半導体装置に形成される寄生バイポーラトランジスタによる充電電流のリークを抑制することができる。以下にこのことについて具体的に説明する。
図３０は、本実施の形態７に係る半導体装置に形成される寄生バイポーラトランジスタを示す図であって、図３０では、図２５中の矢視Ｌ−Ｌにおける断面図に寄生バイポーラトランジスタを示している。なお図３０では、図面の煩雑さを避けるために、電極１６及び絶縁膜８，１８の記載を省略している。
図３０に示されるように、ｐ+不純物領域４と、ｎ-半導体層３と、ｐ+不純物領域７０とはｐｎｐ寄生バイポーラトランジスタ１６０を構成する。また、ｐ-半導体基板１と、ｎ-半導体層３及びｎ+埋め込み不純物領域７１と、ｐ+不純物領域７０とはｐｎｐ寄生バイポーラトランジスタ１６１を構成する。そして、ｐｎｐ寄生バイポーラトランジスタ１６０，１６１は並列接続されている。
本実施の形態７に係る半導体装置では、以上のようなｐｎｐ寄生バイポーラトランジスタ１６０，１６１が形成されるため、ブートストラップ容量素子２００を充電する際、当該ｐｎｐ寄生バイポーラトランジスタ１６０，１６１が動作すると、電圧源１５０Ｌから供給される充電電流の一部は、それらのコレクタ電流となって、接地電位に設定されているｐ-半導体基板１に向ってリークすることになる。従って、充電電流のリークを抑制するためにはｐｎｐ寄生バイポーラトランジスタ１６０，１６１の電流増幅率ｈFEを低減する必要がある。
本実施の形態７では、ｐ+不純物領域７０の下方であって、低電位島領域１０４におけるｎ-半導体層３とｐ-半導体基板１との界面にｎ+埋め込み不純物領域７１を設けているため、それを設けていない場合よりも、ｐｎｐ寄生バイポーラトランジスタ１６１のベース領域の不純物濃度が向上する。従って、ｐｎｐ寄生バイポーラトランジスタ１６１の電流増幅率ｈFEが低減する。その結果、充電電流のリークを抑制することができる。
なお、ｐｎｐ寄生バイポーラトランジスタ１６０については、図２８に示されるように、ｐ+不純物領域４と、ｐ+不純物領域７０との距離Ｌを大きくすることによって、その電流増幅率ｈFEを低減することができる。
また、本実施の形態７では、ｎ+埋め込み不純物領域７１を設けているため低電位島領域１０４におけるｎ-半導体層３での空乏層の延びが阻害される。しかしながら、低電位島領域１０４におけるｎ-半導体層３と、高電位島領域１０１におけるｎ-半導体層３とは直接接続されておらず、それらの間にはスリット領域１０５におけるｎ-半導体層３が設けられている。このスリット領域１０５におけるｎ-半導体層３は、その幅Ｗが高電位島領域１０１におけるｎ-半導体層３の幅ＨＷよりも小さく設定されているため空乏化し易い。そのため、ＲＥＳＵＲＦ効果によってロジック回路１０３を確実に空乏層で取り囲むことができる。従って、ｎ+埋め込み不純物領域７１を設けることによる耐圧低下を抑制できる。
実施の形態８．
図３１は本発明の実施の形態８に係る半導体装置の構造を模式的に示す平面図である。本実施の形態８に係る半導体装置は、上述の実施の形態４において、基本的には、スリット領域１０５と分割領域１０４ａとから成る組を２組だけ設けて、その一方の組の分割領域１０４ａにおけるｎ-半導体層３と電気的に接続された検出回路８０をスイッチ回路ＳＷの代わりに設けたものである。
図３１に示されるように、本実施の形態８では、スリット領域１０５及び分割領域１０４ａがそれぞれ２つ設けられており、分割領域１０４ａにおけるｎ-半導体層３と、スリット領域１０５におけるｎ-半導体層３とは一対一で接続されている。そして、ｎ+不純物領域６及び電極１６は分割領域１０４ａごとに個別に設けられている。
本実施の形態８では、２つの分割領域１０４ａの一方におけるｎ-半導体層３には、電極１６及びｎ+不純物領域６を介して電圧源１５０Ｌの出力電位ＶLが印加され、その他方におけるｎ-半導体層３には検出回路８０が電気的に接続される。以後、この一方の分割領域１０４ａを「分割領域１０４ａａ」と呼び、他方の分割領域１０４ａを「分割領域１０４ａｂ」と呼ぶ。また、分割領域１０４ａａと組を成すスリット領域１０５を「スリット領域１０５ａａ」と呼び、分割領域１０４ａｂと組を成すスリット領域１０５を「スリット領域１０５ａｂ」と呼ぶ。
検出回路８０は、分割領域１０４ａｂにおけるｎ-半導体層３の電位Ｖ０を検出する回路であって、上述の低耐圧回路に設けられている。検出回路８０は、エンハンスメント形のｐチャネルＭＯＳＦＥＴ８０ｐと、同じくエンハンスメント形のｎチャネルＭＯＳＦＥＴ８０ｎと、保護ダイオード８０ｄとを備えており、そのプラス電源電位としては電位ＶLが印加される。
ｐチャネルＭＯＳＦＥＴ８０ｐとｎチャネルＭＯＳＦＥＴ８０ｎとはＣＭＯＳインバータ８０ｐｎを構成しており、ｐチャネルＭＯＳＦＥＴ８０ｐ及びｎチャネルＭＯＳＦＥＴ８０ｎのソースにはそれぞれ電位ＶL及び接地電位が印加される。そして、ｐチャネルＭＯＳＦＥＴ８０ｐ及びｎチャネルＭＯＳＦＥＴ８０ｎのゲートは、分割領域１０４ａｂにおけるｎ-半導体層３と電気的に接続されており、更に保護ダイオード８０ｄのカソードに接続されている。また、保護ダイオード８０ｄのアノードには接地電位が印加される。本検出回路８０は、ＣＭＯＳインバータ８０ｐｎの出力電位、つまり、互いに接続された、ｐチャネルＭＯＳＦＥＴ８０ｐ及びｎチャネルＭＯＳＦＥＴ８０ｎのドレインの電位を検出信号ＤＳ０として出力する。
このような構成を成す検出回路８０においては、分割領域１０４ａｂにおけるｎ-半導体層３の電位Ｖ０が、ＣＭＯＳインバータ８０ｐｎのしきい値電位Ｖth0未満のときにはＨｉｇｈレベルの検出信号ＤＳ０を出力し、しきい値電位Ｖth0を越えるとＬｏｗレベルの検出信号ＤＳ０を出力する。
本実施の形態８では、検出回路８０を用いて分割領域１０４ａｂにおけるｎ-半導体層３の電位Ｖ０を検出することにより、高電位島領域１０１におけるｎ-半導体層３の電位、つまり電位Ｖbを間接的に検出することができる。以下にこのことについて具体的に説明する。
図３２は電位Ｖb、電位Ｖ０及び検出信号ＤＳ０の電位波形を示す図であって、図３２（ａ）は電位Ｖbを、図３２（ｂ）は電位Ｖ０を、図３２（ｃ）は検出信号ＤＳ０をそれぞれ示している。図３２（ａ）に示されるように、分割領域１０４ａａにおけるｎ-半導体層３に電位ＶLが印加されて、ブートストラップ容量素子２００の充電が開始すると、電位Ｖbが上昇する。電位Ｖbが上昇すると、図３２（ｂ）に示されるように、浮遊状態とみなすことができる電位Ｖ０は電位Ｖbにより誘起されて上昇する。そして、電位Ｖb及び電位Ｖ０が上昇すると、分割領域１０４ａｂにおけるｎ-半導体層３において空乏層が占める割合が増加する。
ブートストラップ容量素子２００に対する充電が完了しＶb＝ＶLとなると、仮想電圧源１５０Ｈの出力電位ＶSは電位ＶHに設定され、電位Ｖbは（ＶL＋ＶH）まで上昇する。このとき、電位Ｖ０は、分割領域１０４ａｂにおけるｎ-半導体層３が空乏層に完全に覆われる電位ＶFまでしか上昇しない。本実施の形態８では、この電位ＶFは十数Ｖに設定されているため、電位Ｖ０は十数Ｖ以上に上昇することは無い。なお、電位ＶFの値は、スリット領域１０５ａｂにおけるｎ-半導体層３の幅Ｗを変化させることによって調整できる。例えば、幅Ｗを上述の式（１）を満足するように設定することによって電位ＶFは十数Ｖとなる。
以上のように、本実施の形態８では、電位Ｖ０は電位Ｖbの上昇によって上昇し、電位Ｖbが数百Ｖとなった場合であっても十数Ｖ以上には上昇しない。従って、本検出回路８０のように、十数Ｖの電源で動作する回路で電位Ｖ０を検出することができる。
本実施の形態８に係る検出回路８０においては、ＣＭＯＳインバータ８０ｐｎのしきい値電位Ｖth0が電位ＶFよりも低い値に設定されている。従って、図３２（ｃ）に示されるように、ブートストラップ容量素子２００の充電開始時には、検出回路８０はＬｏｗレベルの検出信号ＤＳ０を出力し、充電が完了し電位Ｖbが高電位となると、検出回路８０はＬｏｗレベルの検出信号ＤＳ０を出力する。
このように、本実施の形態８に係る半導体装置では、分割領域１０４ａｂにおけるｎ-半導体層３の電位Ｖ０は電位Ｖbの上昇にともなって上昇するため、当該電位Ｖ０を検出することによって、高電位島領域１０１におけるｎ-半導体層３の電位変化を観測することができる。
更に、電位Ｖb，Ｖ０が上昇して、スリット領域１０５ａｂにおけるｎ-半導体層３が完全に空乏化すると、電位Ｖ０はそれ以上には上昇しないため、高電位島領域１０１におけるｎ-半導体層３に高電位が印加される場合であっても、スリット領域１０５ａｂにおけるｎ-半導体層３の幅Ｗを適切に調整することによって、本実施の形態８のように検出回路８０を比較的低電位の電源で動作させることができる。その結果、本半導体装置全体の回路規模を小さくすることができる。
更に、スリット領域１０５ａｂにおけるｎ-半導体層３の幅Ｗは、高電位島領域１０１におけるｎ-半導体層３の幅ＨＷよりも小さく設定されているため、高電位島領域１０１におけるｎ-半導体層３の幅ＨＷを維持しつつ、スリット領域１０５ａｂにおけるｎ-半導体層３の幅Ｗを調整することができる。従って、ロジック回路１０３を形成することができる領域を確保しつつ、スリット領域１０５ａｂにおけるｎ-半導体層３の全領域が空乏化する電位Ｖ０を低電位とすることができる。
また、本実施の形態８に係る検出回路８０では、電位Ｖ０が正電位のしきい値電位Ｖth0を越えるとＬｏｗレベルの検出信号ＤＳ０を出力するため、ブートストラップ容量素子２００が充電期間か否かを大まかに判定することができる。
実施の形態９．
図３３は本発明の実施の形態９に係る半導体装置の構造を模式的に示す平面図である。本実施の形態９に係る半導体装置は、上述の実施の形態８において、検出回路８０の替わりに検出回路８１を設けたものである。
図３３に示されるように、本検出回路８１は、デプレッション型のｎチャネルＭＯＳＦＥＴ８１ｎと、抵抗８１ｒとを備えており、プラス電源電位として電位ＶLが印加される。ｎチャネルＭＯＳＦＥＴ８１ｎのドレインは抵抗８１ｒの一端と接続されており、そのソースには接地電位が与えられる。また、抵抗８１ｒの他端には電位ＶLが印加される。そして、本検出回路８１は、ｎチャネルＭＯＳＦＥＴ８１ｎのドレイン電位を検出信号ＤＳ１として出力する。なお、検出回路８１も上記低耐圧回路に設けられている。
このような構成を成す検出回路８１においては、分割領域１０４ａｂにおけるｎ-半導体層３の電位Ｖ０が負電位のしきい値電位Ｖth1よりも大きいときにはＬｏｗレベルの検出信号ＤＳ１が出力され、しきい値電位Ｖth1よりも小さいときにはＨｉｇｈレベルの検出信号ＤＳ１が出力される。
上述のように、ブートストラップ容量素子２００における他端２００ｂは、例えば、電位ＶHと接地電位との間でトーテムポール接続された２つのＩＧＢＴ間の接続点に接続される。そして、この２つのＩＧＢＴ間の接続点にインダクタ成分の負荷が接続された場合、高電位側のＩＧＢＴがオン状態からオフ状態に遷移するとともに、低電位側のＩＧＢＴがオン状態からオフ状態に遷移すると、上記インダクタ成分により負電位のスパイクノイズが当該接続点に発生する。そのため、ブートストラップ容量素子２００の他端２００ｂに大きな負電位が印加されて、電位Ｖbが負電位となる。その結果、ｐ-半導体基板１とｎ-半導体層３とで形成されるｐｎ接合には順電圧が印加され、ｐ-半導体基板１に大電流が流れることにより、上記低耐圧回路が誤動作することがある。
従って、低耐圧回路に対する保護動作を行うためには、高電位島領域１０１におけるｎ-半導体層３に負電位が印加されたことを検出する必要がある。本実施の形態９に係る半導体装置では、検出回路８１を用いて分割領域１０４ａｂにおけるｎ-半導体層３の電位Ｖ０を検出することによって、高電位島領域１０１におけるｎ-半導体層３に対する負電位の印加を間接的に検出することができる。以下に具体的に説明する。
図３４は、電位Ｖb、電位Ｖ０及び検出信号ＤＳ１の電位波形を示す図であって、図３４（ａ）は電位Ｖbを、図３４（ｂ）は電位Ｖ０を、図３４（ｃ）は検出信号ＤＳ１をそれぞれ示している。図３４（ａ），３４（ｂ）に示されるように、ブートストラップ容量素子２００に対する充電が開始し電位Ｖbが上昇すると電位Ｖ０も上昇する。そして、充電が完了し、電位ＶSに電位ＶHが設定されて電位Ｖbが（ＶL＋ＶH）となる。このとき、上述のように、電位Ｖ０は、スリット領域１０５ａｂにおけるｎ-半導体層３の全領域が空乏層になる電位ＶFまでしか上昇しない。
ブートストラップ容量素子２００の他端２００ｂに接続された２つのＩＧＢＴのうち高電位側のＩＧＢＴがオン状態からオフ状態に遷移するともに、低電位側のＩＧＢＴがオフ状態からオン状態に遷移すると電位ＶHは減少し、これにより電位Ｖbが減少する。そして、ＩＧＢＴに接続されたインダクタ成分の負荷により電位ＶHが負電位となり、これにより電位Ｖbも負電位となる。このとき、図３４（ｂ）に示されるように、電位Ｖ０も電位Ｖbに誘起されて負電位となる。
電位Ｖ０が負電位となり、当該電位Ｖ０が検出回路８１におけるｎチャネルＭＯＳＦＥＴ８１ｎの負電位のしきい値電位Ｖth1よりも小さくなると、ｎチャネルＭＯＳＦＥＴ８１ｎはオフ状態となり、図３４（ｃ）に示されるように、検出回路８１からはＨｉｇｈレベルの検出信号ＤＳ１が出力される。その後、電位ＶHが接地電位となることにより電位Ｖbも接地電位となり、これにより電位Ｖ０も接地電位となる。なお、電位Ｖ０が接地電位のときには、電位Ｖ０はｎチャネルＭＯＳＦＥＴ８１ｎのしきい値電位Ｖth1よりも大きいため、検出回路８１はＬｏｗレベルの検出信号ＤＳ１を出力している。

このように、本実施の形態９に係る半導体装置では、電位Ｖ０は高電位島領域１０１におけるｎ-半導体層３の電位により誘起されるため、検出回路８１によって電位Ｖ０が負電位であるか否かを検出することによって、高電位島領域１０１におけるｎ-半導体層３に負電位が印加された否かを検出することができる。従って、ｐ-半導体基板１とｎ-半導体層３とで構成されるｐｎ接合に順電圧が印加されることを防止でき、上記低耐圧回路の誤動作を防止することができる。
更に、実施の形態８に係る半導体装置と同様に、電位Ｖb，Ｖ０が上昇して、スリット領域１０５ａｂにおけるｎ-半導体層３が完全に空乏化すると、電位Ｖ０はそれ以上には上昇しないため、高電位島領域１０１におけるｎ-半導体層３に高電位が印加される場合であっても、スリット領域１０５ａｂにおけるｎ-半導体層３の幅Ｗを適切に調整することによって、本実施の形態９のように検出回路８１を比較的低電位の電源で動作させることができる。その結果、本半導体装置全体の回路規模を小さくすることができる。
更に、スリット領域１０５ａｂにおけるｎ-半導体層３の幅Ｗは、高電位島領域１０１におけるｎ-半導体層３の幅ＨＷよりも小さく設定されているため、高電位島領域１０１におけるｎ-半導体層３の幅ＨＷを維持しつつ、スリット領域１０５ａｂにおけるｎ-半導体層３の幅Ｗを調整することができる。従って、ロジック回路１０３を形成することができる領域を確保しつつ、スリット領域１０５ａｂにおけるｎ-半導体層３の全領域が空乏化する電位Ｖ０を低電位とすることができる。
なお、実施の形態８，９に係る半導体装置は、上述の説明からも明らかなように、実施の形態１に係る半導体装置に、低電位島領域１０４とスリット領域１０５とから成る組を新たに設けて、その新たに設けた低電位島領域１０４におけるｎ−半導体層３の電位Ｖ０を検出する検出回路を設けた構造を成しているが、実施の形態２〜７に係る半導体装置に同様の構成を更に設けることによっても、実施の形態８，９に係る半導体装置と同様の効果を得ることができる。
本発明の実施の形態１に係る半導体装置の等価回路を示す図である。 本発明の実施の形態１に係る半導体装置の構造を示す平面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置の構造を示す断面図である。 本発明の実施の形態１に係る半導体装置において、電圧源とブートストラップ容量素子とを直接接続した場合の回路構成を示す図である。 本発明の実施の形態１に係る半導体装置において、制限抵抗を介して電圧源とブートストラップ容量素子とを接続した場合の回路構成を示す図である。 ブートストラップ容量素子に充電を行う際の充電特性を示す図である。 空乏層が形成される様子を示す図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態２に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の構造を示す平面図である。 本発明の実施の形態３に係る半導体装置の構造を示す断面図である。 本発明の実施の形態３に係る半導体装置の変形例の構造を示す断面図である。 本発明の実施の形態４に係る半導体装置の構造を示す平面図である。 本発明の実施の形態４に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す平面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 本発明の実施の形態５に係る半導体装置の構造を示す断面図である。 印加電位Ｖgと初期充電電流との関係を示す図である。 本発明の実施の形態６に係る半導体装置の構造を示す平面図である。 本発明の実施の形態６に係る半導体装置の構造を示す断面図である。 本発明の実施の形態７に係る半導体装置の構造を示す平面図である。 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。 本発明の実施の形態７に係る半導体装置の構造を示す断面図である。 本発明の実施の形態７に係る半導体装置の等価回路を示す図である。 寄生バイポーラトランジスタを示す図である。 本発明の実施の形態８に係る半導体装置の構造を示す平面図である。 電位Ｖb、電位Ｖ０及び検出信号ＤＳ０の電位波形を示す図である。 本発明の実施の形態９に係る半導体装置の構造を示す平面図である。 電位Ｖb、電位Ｖ０及び検出信号ＤＳ０の電位波形を示す図である。
符号の説明
１ ｐ-半導体基板、２，７１ ｎ+埋め込み不純物領域、３ ｎ-半導体層、４，７０ ｐ+不純物領域、５０ ｐ+埋め込み不純物領域、６０ ゲート電極、６１ ゲート絶縁膜、８０，８１ 検出回路、１０２ ＪＦＥＴ、１０４ 低電位島領域、１０４ａ 分割領域、１０５ 高電位島領域、ＤＳ０，ＤＳ１ 検出信号。

Claims (11)

  1. ｐ型の半導体基板と、
    前記半導体基板上に形成されたｎ型の半導体層と、
    前記半導体層のうち第１電位が印加される半導体素子が形成される部分である第１島領域と、前記半導体層のうち前記第１電位よりも低い第２電位が印加される部分である第２島領域と、前記半導体層のうち当該第１及び第２島領域を互いに接続する部分である接続領域とを前記半導体層内に区分するように、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内に形成された、前記半導体層よりも不純物濃度が高い前記ｐ型の第１不純物領域と、
    前記第１島領域と前記半導体基板との界面に形成された、前記半導体層よりも不純物濃度が高い前記ｎ型の第１埋め込み不純物領域と、
    前記第１埋め込み不純物領域の上方で前記第１島領域に形成された、前記第１電位が印加される半導体素子と
    を備え、
    前記第１島領域には容量素子が電気的に接続され、
    平面視上において、前記第１島領域と前記接続領域とが並ぶ方向に対して垂直方向の前記接続領域の幅は、前記第１島領域のそれよりも小さい、半導体装置。
  2. 前記垂直方向の前記接続領域の幅Ｗは以下の式を満足する、請求項１に記載の半導体装置。
    Figure 0004593126
     ただし、Ｎa≫Ｎdであって、
    εs：半導体の誘電率（Ｆ／ｃｍ）
    ＶL：第１不純物領域に対する第２島領域の電位（Ｖ）
    ｑ：単位電荷量（Ｃ）
    Ｎd：半導体層の不純物濃度（ｃｍ-3）
    Ｎa：第１不純物領域の不純物濃度（ｃｍ-3）
    である。
  3. 前記接続領域と前記半導体基板との界面に前記第１不純物領域と接続されて設けられた、前記半導体層よりも不純物濃度が高い前記ｐ型の第２埋め込み不純物領域を更に備える、請求項１及び請求項２のいずれか一つに記載の半導体装置。
  4. 前記第１不純物領域は、前記接続領域を前記半導体層内に複数区分する、請求項１乃至請求項３のいずれか一つに記載の半導体装置。
  5. 前記第２島領域は複数の分割領域から成り、
    前記複数の分割領域は、前記接続領域と一対一で接続されている、請求項４に記載の半導体装置。
  6. 前記接続領域上に設けられた絶縁膜と、
    前記絶縁膜上に設けられた導電膜と
    を更に備える、請求項１乃至請求項３のいずれか一つに記載の半導体装置。
  7. 各前記接続領域上に設けられた絶縁膜と、
    前記接続領域と一対一で対応して前記絶縁膜上に設けられた複数の導電膜と
    を更に備える、請求項４及び請求項５のいずれか一つに記載の半導体装置。
  8. ｐ型の半導体基板と、
    前記半導体基板上に形成されたｎ型の半導体層と、
    前記半導体層のうち第１電位が印加される半導体素子が形成される部分である第１島領域と、前記半導体層のうち前記第１電位よりも低い第２電位が印加される部分である第２島領域と、前記半導体層のうち当該第１及び第２島領域を互いに接続する部分である接続領域とを前記半導体層内に区分するように、前記半導体層の上面から前記半導体基板との界面にかけて前記半導体層内に形成された、前記半導体層よりも不純物濃度が高い前記ｐ型の第１不純物領域と、
    前記第１島領域と前記半導体基板との界面に形成された、前記半導体層よりも不純物濃度が高い前記ｎ型の第１埋め込み不純物領域と、
    前記第１埋め込み不純物領域の上方で前記第１島領域に形成された、前記第１電位が印加される半導体素子と、
    前記第２島領域の上面内に、前記第１不純物領域と離れて設けられた、前記第２電位が印加される前記ｐ型の第２不純物領域と、
    前記第２不純物領域の下方であって、前記第２島領域と前記半導体基板との界面に設けられた、前記半導体層よりも不純物濃度が高い前記ｎ型の第２埋め込み不純物領域と
    を備え、
    前記第１島領域には容量素子が電気的に接続され、
    平面視上において、前記第１島領域と前記接続領域とが並ぶ方向に対して垂直方向の前記接続領域の幅は、前記第１島領域のそれよりも小さい、半導体装置。
  9. 前記第１不純物領域は、前記半導体層の一部である第３島領域と、前記半導体層のうち当該第３島領域と前記第１島領域とを接続する部分である第２接続領域とを前記半導体層内に更に区分し、
    平面視上において、前記第１島領域と前記第２接続領域とが並ぶ方向に対して垂直方向の前記第２接続領域の幅は、前記第１島領域のそれよりも小さく、
    前記第３島領域の電位を検出する検出回路を更に備える、請求項１乃至請求項８のいずれか一つに記載の半導体装置。
  10. 前記検出回路は、前記第３島領域の電位が正電位のしきい値電位より大きくなると検出信号を出力する、請求項９に記載の半導体装置。
  11. 前記検出回路は、前記第３島領域の電位が負電位のしきい値電位より小さくなると検出信号を出力する、請求項９に記載の半導体装置。
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