JP2012253233A - 半導体装置 - Google Patents

Abstract

【課題】横型ＩＧＢＴのコレクタ領域側にＰＮ接合によりアバランシェダイオードをさらに設けることにより、ＥＳＤ保護回路の面積および製造コストを減少させ、かつ、直流電流が重畳した場合にも素子破壊を防止するＥＳＤ保護回路を含む半導体装置を提供する。
【解決手段】外部電圧を受ける第１のノードと、接地電圧を受ける第２のノードと、第１および第２のノードの間に並列に接続される保護回路および被保護素子を備え、保護回路は、エミッタが第２のノードに接続される横型ＩＧＢＴと、アノードが横型ＩＧＢＴのコレクタに接続され、カソードが第１のノードに接続されるアバランシェダイオードと、第１および第２のノードの間に接続され、横型ＩＧＢＴのゲートに接続されるクランプ駆動回路とを含む。
【選択図】図２

Description

本発明は、半導体装置に関するものであり、特に半導体装置の内部の高耐圧集積回路を高電圧から保護するＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）保護素子回路を備える半導体装置に関する。

電源や自動車用半導体集積回路などに用いられる〜数十Ｖ程度の耐圧を持つ高耐圧素子にも高いＥＳＤ耐性が求められるようになってきた。

数アンペア程度の定格電流を持つ出力素子ではその素子自身でＥＳＤのサージ電流を吸収する事ができる。従って、このサージ電流からの保護については、比較的容易に実現できる。一方、小さな出力素子や入力素子ではサージ電流を吸収・抑制するＥＳＤ保護回路の付加が必須とされた。このため小さな出力素子や入力素子に高度なＥＳＤ保護に対して外付け素子を付加することで対応してきた。しかしながら、これでは、コスト高になってしまう。従って、ＥＳＤ保護回路を集積回路に内蔵し、低コスト化を実現することが求められている。

ところで、特開２０１０-２０５８０８号公報（特許文献１）に開示される技術は、出力段回路には、通常のラッチアップ動作対策のあるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）を用い、ＥＳＤクランプ回路には、ラッチアップ防止層の不純物濃度を低濃度または削除した出力段回路素子よりラッチアップのしやすいＩＧＢＴを使用する発明が開示されている。

特開２０１０-２７８１８８号公報（特許文献２）に開示される技術は、ＥＳＤ保護回路が、クランプ回路、ツェナーダイオード、Ｄｏｕｂｌｅ-Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ（ＤＭＯＳ）からなるトランジスタ、ＩＧＢＴからなるトランジスタ、抵抗から構成されている発明が開示されている。

特開２０１０-２０５８０８号公報 特開２０１０-２７８１８８号公報

特開２０１０−２０５８０８号公報（特許文献１）と特開２０１０−２７８１８８号公報（特許文献２）は共に保護素子としてＩＧＢＴを使用するものであるが、電源電圧が重畳されているサージ印加されると容易に電源短絡を起こしてしまう問題があった。

また、従来のＥＳＤ保護回路は保護に必要とされる降伏電流・電圧特性とサージ耐性を両立させるために低圧デバイスの積層構造をとる必要があった。そのため埋め込み拡散層や深い高濃度拡散層を用いた縦型デバイス構造が必要となり高耐圧素子の保護用としては保護素子のサイズが大きく、プロセス工数が増加しがちで低コスト化しにくい問題があった。

さらに、ラッチアップ試験からサージ印加後に直流電圧が継続して印加されるとＩＧＢＴはオン状態を保ったままとなり、直流電圧の電圧値によっては、素子破壊する可能性があるという問題もあった。

本発明の目的は、上記問題を解決するため、横型ＩＧＢＴのコレクタ領域側にＰＮ接合によりアバランシェダイオードをさらに設けることにより、ＥＳＤ保護回路の面積および製造コストを減少させ、かつ、直流電流が重畳した場合にも素子破壊を防止するＥＳＤ保護回路を提供することを目的とする。さらにこのＥＳＤ保護回路を含む半導体装置を提供することを目的とする。

本発明の一実施例に係る半導体装置は、外部電圧を受ける第１のノードと、接地電圧を受ける第２のノードと、第１および第２のノードの間に並列に接続される保護回路および被保護素子を備え、保護回路は、エミッタが第２のノードに接続される横型ＩＧＢＴと、アノードが横型ＩＧＢＴのコレクタに接続され、カソードが第１のノードに接続されるアバランシェダイオードと、第１および第２のノードの間に接続され、横型ＩＧＢＴのゲートに接続されるクランプ駆動回路とを含む。

本発明の一実施例に係る半導体装置によれば、横型ＩＧＢＴのコレクタ領域側にＰＮ接合によりアバランシェダイオードをさらに設けることにより、製造コストの減少および直流電流が重畳した場合にも被保護素子破壊を防止することができる。半導体装置のチップ面積を増加させることなく、高性能なＥＳＤ耐圧を確保することが可能となり、半導体装置の性能を向上させることができる。

半導体装置１の概略的なフロアレイアウトである。 半導体装置１に含まれるＥＳＤ保護回路１０を概略的に示す回路図である。 アクティブクランプ駆動回路３００の概略的な回路図である。 ＥＳＤ保護回路１０の電気的特性を説明するための図である。 ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）測定による電圧電流特性を示す図である。 実施の形態２に係る横型ＩＧＢＴ１００とアバランシェダイオード２００との平面図である。 実施の形態２において、図６に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。 実施の形態２において、図７に示す断面図を拡大した図である。 実施の形態２のデバイスシミュレーション結果を示す図である。 実施の形態２にアクティブクランプ駆動回路３００を含むデバイスシミュレーションの結果を示す図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 実施の形態２にかかる製造方法の一部を説明するための図である。 ＨＢＭ（Ｈｕｍａｎ−Ｂｏｄｙ−Ｍｏｄｅｌ）における実施の形態２のコレクタ領域の温度分布のシミュレーション結果を示す図である。 ＨＢＭにおける実施の形態２のコレクタ領域の温度分布のシミュレーション結果を示す図である。 ＨＢＭにおける実施の形態２のコレクタ領域の温度分布のシミュレーション結果を示す図である。 コレクタ領域の中心からエミッタ領域の中心まで距離Ｐｔに対するコレクタ領域長Ｌｎの割合と最高温度（ｄＴｍａｘ）および総ゲート幅（Ｗｔ）の関係を説明するための図である。

以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。

［実施の形態の半導体装置の全体構成］
図１は、半導体装置１の概略的なフロアレイアウトである。図１を参照して、半導体装置１は、高耐圧ドライバ２と、論理回路３と、アナログ回路４と、Ｉ／Ｏ回路５とを含む。Ｉ／Ｏ回路はさらにＥＳＤ保護回路１０を含む。

高耐圧ドライバとして、たとえば、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）やＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）に用いられる高耐圧ドライバが考えられる。ＥＳＤ保護回路１０により、ＥＳＤサージ電圧から高耐圧ドライバ２、論理回路３、アナログ回路４等は保護される。

［実施の形態１］
図２は、半導体装置１に含まれるＥＳＤ保護回路１０を概略的に示す回路図である。このＥＳＤ保護回路１０は、半導体装置１の端子ごとに設けられる。ここでは、１つの端子に対するＥＳＤ保護回路１０について説明する。

図２を参照して、ＥＳＤ保護回路１０は、横型ＩＧＢＴ１００と、アバランシェダイオード２００と、アクティブクランプ駆動回路３００と、保護される被保護素子４００とを含む。

入出力である端子２１と接地端子２２との間に保護される被保護素子４００が接続される。横型ＩＧＢＴ１００のコレクタ端子側に直列にアバランシェダイオード２００のアノードが接続される。また、アバランシェダイオード２００のカソードが端子２１に接続され、横型ＩＧＢＴ１００のエミッタ電極１２が接地端子２２に接続される。横型ＩＧＢＴ１００のゲート電極は、アクティブクランプ駆動回路３００からの出力を受ける。

アクティブクランプ駆動回路３００は、たとえば、端子２１に供給される電圧が過電圧の状態の場合に、ノード２３に電圧を供給し、横型ＩＧＢＴ１００のゲートに電圧を印加させる。この印加電圧により、横型ＩＧＢＴ１００がオン状態となり、アバランシェダイオード２００を介して、端子２１から接地端子２２へ降伏電流が流れる。これにより、端子２１の電圧状態が適正状態となる。

直流電流が重畳した場合にも素子破壊を防止するため、アバランシェダイオード２００は、電源電圧程度の降伏電圧を有する。なお、アバランシェダイオード２００の構成としては、以下に説明するようにＰＮ接合によるダイオードの構成に限定されることなく、ダイオード接続されたトランジスタでも実現できる。たとえば、ＧＧＮＭＯＳ（Ｇａｔｅ−ｇｒｏｕｎｄｅｄ ＮＭＯＳ）を用いることができる。

１２Ｖの電源用途では、横型ＩＧＢＴの保持電圧が数Ｖ程度ある事を考慮すればＧＧＮＭＯＳを１〜２段のスタックで代用することができる。しかしながら、この場合のチップ面積は、横型ＩＧＢＴ１００のチップ面積を用いる場合と比較して約２〜３倍増加する。さらに、横型ＩＧＢＴ１００では、４０Ｖ程度の耐圧を得るためにＧＧＮＭＯＳでは複数段用いる必要はなく、チップ面積もさらに小さくできる。なお、ＧＧＰＭＯＳ（Ｇａｔｅ−ｇｒｏｕｎｄｅｄ ＰＭＯＳ）を用いれば、保持電圧が高く取れる。しかし、クランプ抵抗が高く、高電流での降伏電圧を制御することが難しい。さらに、破壊電流自体も小さいのでチャネル幅を増やす必要がありチップ面積を減らすことが難しい。

図３は、アクティブクランプ駆動回路３００の概略的な回路図である。図３を参照して、アクティブクランプ駆動回路３００は、端子２１と接地端子２２との間に他の素子と同等に並列接続される。その制御出力が横型ＩＧＢＴ１００のゲート電極１３に接続される。

アクティブクランプ駆動回路３００は、保護電圧調整用アバランシェダイオード群３０１と、ゲート保護アバランシェダイオード３０２と、制限抵抗３０３と、放電抵抗３０４とを含む。

保護電圧調整用アバランシェダイオード群３０１は、複数のアバランシェダイオード３０１ａ、…、３０１ｎをさらに含む。端子２１に過電圧が印加された場合には、保護電圧調整用アバランシェダイオード群３０１に含まれるアバランシェダイオード３０１ａ、…、３０１ｎのアバランシェ降伏によって、保護電圧調整用アバランシェダイオード群３０１が導通状態になる。これにより、横型ＩＧＢＴ１００のゲート電極は、Ｈレベルの信号を受け、横型ＩＧＢＴ１００はオン状態となる。このとき、横型ＩＧＢＴ１００を介して、過電圧が印加されている端子２１から接地端子２２へ電流が流れ、被保護素子４００が過電圧から保護される。

ただし、ノード２３が受ける電圧が大きすぎると、横型ＩＧＢＴ１００が破壊されてしまうため、その保護のためにゲート保護アバランシェダイオード３０２を設けている。具体的には、ノード２３に供給される電圧が大きい場合は、ゲート保護アバランシェダイオード３０２がアバランシェ降伏し、接地端子２２へ電流を流すことになる。これにより、横型ＩＧＢＴ１００のゲート電極１３に、横型ＩＧＢＴ１００が破壊されるような、高電圧が印加されることなく、端子２１の過電圧の状態に応じて、横型ＩＧＢＴ１００がオン／オフされる。

なお、制限抵抗３０３は、保護電圧調整用アバランシェダイオード群３０１に過電流を流さないために設けられたものである。また、放電抵抗３０４は、端子２１に過電圧がかかっていないときに、横型ＩＧＢＴ１００のゲート電極１３の電圧がフローティングになってしまうことを防止するために設けられたものである。

図４は、ＥＳＤ保護回路１０の電気的特性を説明するための図である。図４を参照して、横軸にコレクタ電圧Ｖｃが示され、縦軸にアバランシェダイオード２００と横型ＩＧＢＴ１００を流れるコレクタ電流Ｉｃが示される。ＥＳＤ保護回路１０と被保護素子４００の降伏特性は、それぞれ実線と破線とで示されている。被保護素子４００を過電圧から保護する観点からＥＳＤ保護回路１０の降伏特性のトリガ電圧Ｖｔ１は、被保護素子４００の降伏電圧Ｖｂｒより低い電圧に設定される。

また、ＥＳＤ保護回路１０の降伏特性のホールド電圧Ｖｈは、被保護素子の電源電圧を含め、高耐圧素子のスイッチングなど通常の回路動作上発生する上限の電圧よりも高い電圧に設定される。

上記のようにＥＳＤ保護回路１０の降伏特性を設定することによって、端子２１に過電圧が印加された場合に、ＥＳＤ保護回路１０が被保護素子４００より低い電圧で降伏状態にさせることができる。ＥＳＤ保護回路１０が導通状態になり、過電圧を接地端子２２から放電でき、被保護素子４００を保護できる。

一方、ホールド電圧Ｖｈが、被保護素子４００の上限の電圧より高電圧のため、通常動作時において、横型ＩＧＢＴ１００がオン状態になることなく、被保護素子４００は、適正な動作を行なえる。

なお、アバランシェダイオード２００の降伏電圧は電源電圧と同等かそれ以上の高電圧とする。横型ＩＧＢＴ１００の降伏電圧は、アクティブクランプ駆動回路３００の動作電圧すなわち保護電圧調整用アバランシェダイオード群３０１の降伏電圧とゲート保護アバランシェダイオード３０２の降伏電圧との総和よりも高くなるように設定される。

図５は、ＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｌｉｎｅ Ｐｕｌｓｅ）測定による電圧電流特性を示す図である。図５を参照して、縦軸にコレクタ電流Ｉｃが示され、横軸上段にリーク電流ＩＬが示され、横軸下段にコレクタ電圧Ｖｃが示される。

グラフ（Ａ）には、リーク特性が示されている。一方、グラフ（Ｂ）には、コレクタ電流Ｉｃ−コレクタ電圧Ｖｃとの特性が示されている。グラフ（Ａ），（Ｂ）を参照して、コレクタ電圧Ｖｃが４０Ｖ以上の電圧になるとＥＳＤ保護回路１０が動作を開始する。その後６０Ｖ程度までコレクタ電圧Ｖｃが過電圧になると、降伏状態となり、導電状態のため５０Ｖ程度（ホールド電圧Ｖｈ）まで電圧が減少する（スナップバック状態）。さらに、再度電圧が６０Ｖ程度まで再増加する。

リーク電流の発生前までは横型ＩＧＢＴ１００が降伏状態になっている。そのためサージ電流が通電されるが、被保護素子４００にそのストレスが印加されない。すなわち、このときには被保護素子４００はまだ素子破壊されていない。

横型ＩＧＢＴ１００は、サステイン動作により高い電流密度と高い降伏電圧かつ低いクランプ抵抗でＥＳＤサージに耐えることができる。

次に、コレクタ電流Ｉｃが約２．５Ａ、コレクタ電圧Ｖｃが約６５Ｖになったときについて、このとき急激にリーク電流が増加している。これは、リーク電流により被保護素子４００が破壊されたために生じた現象である。

そうすると、被保護素子４００の降伏電圧として７０Ｖ程度以上であれば、放電抵抗１．５ＫΩ、放電容量１００ｐＦのＨＢＭ（Ｈｕｍａｎ−Ｂｏｄｙ−Ｍｏｄｅｌ）において印加電圧が４ｋＶ程度であっても、被保護素子４００は、ＥＳＤ保護回路１０によって十分に保護することができる。

なお、上記の測定は、ＴＬＰ試験機を用いて１００ｎｓのパルスをＥＳＤ保護回路１０に印加し、電圧・電流特性を測定することで容易に取得できる。このときの横型ＩＧＢＴの実効面積３５００μｍ２、チャネル長１８０μｍである。

また、横型ＩＧＢＴ１００は、たとえばＧＧＮＭＯＳの降伏電圧と比較しても、非常に高い電圧であり、被保護素子４００の保護の目的では、ＧＧＮＭＯＳのようにスタック構成にすることよるチップ面積の増大またはクランプ抵抗の増大を引き起こさない。

［実施の形態２］
図６は、実施の形態２に係る横型ＩＧＢＴ１００とアバランシェダイオード２００との平面図である。図７は、実施の形態２において、図６に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。図８は、実施の形態２において、図７に示す断面図を拡大した図である。

図６を参照して、コレクタ電極１１を取り囲むようにゲート電極１０６ａが配置され、さらにこのゲート電極１０６ａを取り囲むようにゲート電極１３が配置される。さらに、このゲート電極１３を取り囲むようにエミッタ領域が配置されている。このエミッタ電極１２は、他の横型ＩＧＢＴのエミッタ電極と共通化され、同じ電位となる。このエミッタ電極１２をさらに取り囲むように、横型ＩＧＢＴの素子分離用のトレンチ分離絶縁膜１１５ａに配置されている。

図７、図８を参照して、アバランシェダイオードを含む横型ＩＧＢＴの構造図は横型ＩＧＢＴ１００のコレクタ領域内にアバランシェダイオード２００を一体的に集積した構成した例を示す。

ここでは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のＮチャネル型の横型ＩＧＢＴについて説明する。シリコンの支持基板１１０の上に埋め込み酸化膜１０９を介在させてＮ−エピタキシャル層１０１が形成されている。

ここでは、ＳＯＩ構造の横型ＩＧＢＴで説明するが、これに限らず、たとえばバルク基板を用いることもできる。

Ｎチャネル型の横型ＩＧＢＴ１００が形成されている。Ｎ−エピタキシャル層１０１の表面から所定の深さにわたり、横型ＩＧＢＴ１００のコレクタ領域としてのＰウェル１０４が形成されている。Ｐウェル１０４とＮ−エピタキシャル層１０１との接合面はＰＮ接合面となる。そのＰウェル１０４を周囲から取り囲むように、Ｎ−エピタキシャル層１０１の表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１１１ｂが形成されている。

そのＮ＋拡散層１０３を側方と下方から取り囲むように、Ｎ−エピタキシャル層１０１の表面から所定の深さにわたりＰウェル１０２が形成されている。Ｐウェル１０２は、ＬＯＣＯＳ酸化膜１１１ｂとの間にＮ−エピタキシャル層１０１の表面が露出するように形成されている。こうして、エミッタ領域としてのＮ＋拡散層１０３は、Ｐウェル１０２を介在させてＮ−エピタキシャル層１０１とは隔てられている。

Ｎ＋拡散層１０３とＮ−エピタキシャル層１０１とによって挟まれたＰウェル１０２の領域上に、ゲート絶縁膜（図示せず）を介在させてゲート電極１３が形成されている。ゲート電極１３は、そのＰウェル１０２の領域からＬＯＣＯＳ酸化膜１１１ｂの外周部分を覆うように形成されている。

一方、ゲート電極１０６ａは、Ｐウェル１０４の領域からＬＯＣＯＳ酸化膜１１１ｂの外周部分を覆うように形成されている。このゲート電極１０６ａは、端子２１の電位とコレクタ領域であるＰウェル１０４の電位との範囲になるよう制限されており、拡散接合の表面でのチャネルリークを防ぐ。なお、ゲート電極１０６ａの電位を上記の範囲に固定せず、浮遊電極としてもよい。

素子形成領域のＮ−エピタキシャル層１０１およびＬＯＣＯＳ酸化膜１１１ｂを覆うように、層間絶縁膜１１１が形成されている。その層間絶縁膜１１１の上には、Ｐウェル１０４と電気的に接続されるコレクタ電極１１が形成されている。また、Ｎ＋拡散層１０３およびＰウェル１０２と電気的に接続されるエミッタ電極１２が形成されている。

コレクタ領域であるＰウェル１０４とＮ＋拡散層１０５との間のＰＮ接合によって、コレクタ電流の流れる方向と逆方向に形成され１０Ｖ程度の降伏電圧を有するアバランシェダイオード２００を内包している。

この横型ＩＧＢＴ１００では、ゲート電極１３に所定のしきい値電圧以上の電圧を印加することにより、ゲート電極１３の直下に位置するＰウェル１０２の領域にチャネルが形成されて、エミッタ領域としてのＮ＋拡散層１０３からチャネルを経て、Ｎ−エピタキシャル層１０１へ電子が注入される。Ｎ−エピタキシャル層１０１に電子が注入されて蓄積されると、コレクタ領域としてのＰウェル１０４とＮ−エピタキシャル層１０１とのＰＮ接合面に順方向にバイアスが作用して、Ｐウェル１０４からＮ−エピタキシャル層１０１へ、少数キャリアとしてのホール（正孔）が注入される。

これにより、Ｎ−エピタキシャル層１０１では、いわゆる伝導度変調と呼ばれる現象が起こりＮ−エピタキシャル層１０１の抵抗値が下がり、エミッタ領域であるＮ＋拡散層１０３とコレクタ領域であるＰウェル１０４との間の導通が可能なオン状態になる。

さらに、Ｎバッファ領域１０１ａがエミッタ領域側よりもコレクタ領域側に近く配置されることにより、Ｐウェル１０４とＮ＋拡散層１０５のＰＮ接合から生成されるアバランシェダイオードの降伏電圧およびサステイン電圧を制御できる。

なお、上述したＳＯＩ構造の横型ＩＧＢＴでは、Ｎチャネル型の横型ＩＧＢＴを例に挙げて説明したが、Ｐチャネル型の横型ＩＧＢＴにも適用することができる。

図９は、実施の形態２のデバイスシミュレーション結果を示す図である。図９を参照して、ゲート電圧を０〜１２Ｖまで掃引し、そのときのコレクタ電流Ｉｃ−コレクタ電圧Ｖｃの関係を示す。縦軸にコレクタ電流Ｉｃが示され、横軸にコレクタ電圧Ｖｃが示される。なお、このシミュレーションでは通電による温度上昇の効果は取り入れていない。

ゲート電圧Ｖｇが１０Ｖ程度で十分に印加されている場合に、ノード２３が供給する電圧が１３．０Ｖ程度（この電圧をＶａと称する。）になると、コレクタ電流Ｉｃが流れる。このコレクタ電流Ｉｃの電流値は、０．６ｍＡ／μｍ程度で飽和する。

一方、ノード２３が供給する電圧が４０Ｖ程度以上になると、急速にコレクタ電流Ｉｃが増加する。この電圧Ｖａによりコレクタ電流Ｉｃが流れはじめるのは、コレクタ領域内に形成したアバランシェダイオードの降伏特性によるものである。

次に、図１０は、実施の形態２にアクティブクランプ駆動回路３００を含むデバイスシミュレーションの結果を示す図である。ＩＧＢＴ１００の総ゲート幅（Ｗｔ）は９０９μｍとし、保護電圧調整用アバランシェダイオード群３０１の降伏電圧は４０Ｖとし、ゲート保護アバランシェダイオード３０２の降伏電圧は１０Ｖと設定されている。ここで、総ゲート幅（Ｗｔ）は、ゲート電極１３のエミッタ電極１２側のゲート幅になる。すなわち、このゲート幅は、コレクタ電極１１とエミッタ電極１２との間の電流が流れる領域の総和である。１つの素子では、コレクタ電極１１を挟んで両側に１本ずつゲート電極１３がある。従って、素子全体として、この繰り返し構造を有する１つの素子を利用したゲート幅とゲート電極（２本）を乗じた長さが総ゲート幅となる。なお、このシミュレーションでは通電による温度上昇の効果は取り入れていない。

図１０を参照して、ノード２３に供給される電圧が４０Ｖ程度以下であれば、コレクタ電流Ｉｃはほとんど流れない。一方、被保護素子４００においては、この４０Ｖ程度の電圧範囲では被保護素子４００の動作には影響しない。

たとえば、ＥＳＤ保護回路１０に５Ａ程度の高電流が流れる場合でも、アクティブクランプ駆動回路３００は５０Ｖ程度でクランプ動作しているため、８ｋＶ程度のＨＢＭにおいても十分に被保護素子４００を保護できる。

降伏電圧が１０ＶであるＧＧＮＭＯＳを用いて同様な効果を実現しようとすると、降伏電圧４０Ｖを得るために、ＧＧＮＭＯＳは、４段積みのスタック構造をとる必要があり、また、５Ａの電流を流すためには、従来、ゲート幅Ｗ＝５００μｍ程度が必要である。従って、総ゲート幅Ｗｔは２０００μｍ程度必要となる。

しかしながら、たとえば、ＳＯＩ基板上の横型ＩＧＢＴのコレクタ電極１１−エミッタ電極１２の間隔は、降伏電圧を１００Ｖとすると１０μｍ程度で構成できる。このコレクタ領域にアバランシェダイオードを内蔵しても２〜３μｍ程度増加だけで対応できる。

また、このコレクタ電極１１−エミッタ電極１２の間隔は５Ｖ系のＧＧＮＭＯＳのトランジスタサイズと略同等である。アクティブクランプ駆動回路３００は電力消費が僅かなため小さな面積で構成できることから、この構造ではＧＧＮＭＯＳスタックのほぼ半分の面積で実施の形態２に示すＥＳＤ保護回路が実現できる。

実施の形態２にかかる横型ＩＧＢＴ１００とアバランシェダイオード２００との一体的に製造する製造方法の一例について簡単に説明する。図１１〜図２０は、実施の形態２にかかる製造方法の一部を説明するための図である。なお、ここでは、図６〜図８と同様に、ＳＯＩ構造のＮチャネル型の横型ＩＧＢＴ１００とアバランシェダイオード２００との製造工程のうち、特にＮ−エピタキシャル層１０１の形成工程以降の工程について簡単に説明する。また、図１１〜図２０では、シリコンの支持基板１１０とその基板上の埋め込み酸化膜１０９が省略されている。ここでは、ＳＯＩ構造の横型ＩＧＢＴで説明するが、これに限らず、たとえばバルク基板を用いることもできる。

図１１を参照して、まず、半導体基板上にＮ−エピタキシャル層１０１が形成される。なお、貼り合せによるＳＯＩプロセスにより、支持基板の上に埋め込み酸化膜１０９を介在させてＮ−エピタキシャル層が形成されてもよい。

図１２を参照して、Ｎ−エピタキシャル層１０１に半導体層の表面から所定の深さにわたりボトムＮウェル１０１Ｐが形成される。

図１３を参照して、Ｎ−エピタキシャル層１０１にトレンチ分離絶縁膜１１５ａを露出するトレンチが形成され、そのトレンチ内に所定のトレンチ分離絶縁膜１１５ａが形成される。こうして、Ｎ−エピタキシャル層１０１では、トレンチ分離絶縁膜１１５ａによって区画された素子形成領域が形成される。同時にＮ−エピタキシャル層１０１の所定の領域に、ＬＯＣＯＳ酸化膜１１１ｂが形成される。

図１４〜図１５を参照して、ボトムＮウェル１０１Ｐの半導体主表面層側にＮウェル１０１Ｑが形成される。さらに、横型ＩＧＢＴ１００が形成される素子形成領域ではＰウェル１０２が形成される。また、アバランシェダイオード２００が形成される素子形成領域ではＰウェル１０４が形成される。

図１６を参照して、横型ＩＧＢＴ１００が形成される素子形成領域では、所定のＰウェル１０２の領域上にゲート絶縁膜（図示せず）を介在させてゲート電極が形成される。また、アバランシェダイオード２００が形成される素子形成領域では、所定のＰウェル１０４の領域上にゲート絶縁膜（図示せず）を介在させてゲート電極１０６ａが形成される。

図１７を参照して、横型ＩＧＢＴ１００が形成される素子形成領域では、Ｐウェル１０２に、エミッタ領域となるＮ＋拡散層１０３とＰ＋拡散層１０２ａとが形成される。一方、アバランシェダイオード２００が形成される素子形成領域では、Ｐウェル１０４に、アバランシェダイオード２００のカソード領域となるＮ＋拡散層１０５が形成される。なお、このカソード領域は横型ＩＧＢＴ１００のコレクタ領域でもある。

図１８を参照して、素子形成領域に形成された各素子を覆うように、層間絶縁膜１１１が形成され、その絶縁膜の上にレジストが塗布される。そのレジストに所定の写真製版処理を施すことにより、所定のレジストマスクが形成される。

図１９を参照して、横型ＩＧＢＴ１００のエミッタ領域となるエミッタ電極およびアバランシェダイオード２００のカソード領域となるカソード電極（横型ＩＧＢＴ１００のコレクタ電極）とそれぞれ接続するために、リソグラフィおよびエッチング技術によりコンタクトホールが開口される。

図２０を参照して、上記形成したコンタクトホールに層間絶縁膜１１１の上に、たとえばスパッタリング法により金属膜を堆積させ、リソグラフィとエッチングで加工して配線が形成される。これにより、横型ＩＧＢＴ１００のエミッタ電極とアバランシェダイオード２００のカソード電極（横型ＩＧＢＴ１００のコレクタ電極）を取り出すことができる。

このように、アバランシェダイオード２００を含む横型ＩＧＢＴ１００は形成される。
以上から、横型ＩＧＢＴ１００のコレクタ領域であるＮ＋拡散層１０５にアバランシェダイオード２００を内蔵することによって必要となるＥＳＤ保護回路１０の面積増加はコンタクトを共有する効果もあってごく僅かであり、ＧＧＮＭＯＳなどの素子を直列接続する場合よりもＥＳＤ保護素子の所要面積を減らす事ができる。

図２１〜図２３は、ＨＢＭにおける実施の形態２のコレクタ領域の温度分布のシミュレーション結果を示す図である。

このシミュレーションの前提条件として、実効面積１００００μｍ^２のＥＳＤ保護回路１０Ａに４０Ｖの降伏電圧をもつ保護電圧調整用アバランシェダイオード群３０１を用いたアクティブクランプ駆動回路３００も含まれる。また、図２１〜図２３に記載される素子群は繰り返し構造の最小単位のものであるが、シミュレーション上では、境界条件も考慮されている。このＥＳＤ保護回路１０に対して、ＨＢＭを用い８ｋＶのサージＥＳＤ電圧を端子２１に印加する。

図２１〜図２３を参照して、図２１〜図２３の各図は、コレクタ領域となるＮ＋拡散層１０５の幅（コレクタ領域）をこの順で徐々に大きくしたものである。

図２１では、図２２〜図２３と比べ、コレクタ領域の中心からエミッタ領域の中心まで距離Ｐｔに対してコレクタ領域の中心からコレクタ領域の端点までの距離（コレクタ領域長Ｌｎ）が短い場合には、コレクタ領域となるＮ＋拡散層１０５の接合は不純物濃度が高く逆バイアス時の空乏層の広がりが少ないため電流密度が高くなり発熱が集中して温度が高くなる。たとえば、図２１の場合は、７３０℃程度の温度上昇が見られる。

一方、図２２〜図２３のように、コレクタ領域の中心からエミッタ領域の中心まで距離Ｐｔに対してコレクタ領域長Ｌｎが増加した場合には、チャネルから遠い位置では電流密度は低くなり、具体的には、電流が流れにくくなる。すなわち、コレクタ領域長Ｌｎが増加しても、その中央付近では、電流密度は低く、温度上昇の可能性も少ない。一方、チャネルに近い付近（コレクタ領域の両端）においては、電流密度が高くなり、発熱が集中して温度が高くなる。

図２２〜図２３でのコレクタ領域の最高温度は、それぞれ、約５６０℃、約５７０℃程度となり、図２１と比べ最高温度が低下している。

一方、コレクタ領域長Ｌｎを増加させて続けても、上述の図２２の最高温度と図２３の最高温度を比較すれば、最高温度が常に低下するとは限らない。従って、コレクタ領域長Ｌｎを最適値に設定することによって、最高温度の最小値を設定することができる。具体的には、コレクタ領域長Ｌｎが最適値のときに、コレクタ領域の最高温度が最小値になり、ＥＳＤ保護素子としてのマージンが大きくなる。

このマージンについて、以下に、コレクタ領域長Ｌｎとコレクタ電極−エミッタ電極間距離Ｐｔとの割合がどの程度が望ましいのかを温度変化および総ゲート幅Ｗｔとの関係も考慮して説明する。

図２４は、コレクタ領域の中心からエミッタ領域の中心まで距離Ｐｔに対するコレクタ領域長Ｌｎの割合（コレクタ領域の割合（Ｌｎ／Ｐｔ））と最高温度（ｄＴｍａｘ）および総ゲート幅（Ｗｔ）の関係を説明するための図である。

図２４を参照して、横軸に、図７のコレクタ領域の中心からエミッタ領域の中心まで距離Ｐｔに対するコレクタ領域長Ｌｎが示され、縦軸に、最高温度（ｄＴｍａｘ）（単位は、ｄｅｇＣ）と総ゲート幅（Ｗｔ）（単位はμｍ）が示される。

コレクタ領域の割合が増加するにつれて、総ゲート幅Ｗｔは減少する。具体的には、Ｗ１からＷ５まで、コレクタ領域の割合が増加するにつれて、その総ゲート幅Ｗｔも略一定の傾きで減少する。一方、最高温度の変化は、コレクタ領域の割合が増加するにつれて、最高温度も減少する。すなわち、Ｔ４の段階であるＬｎ／Ｐｔ＝０．３１程度において発熱する温度は約５３０（ｄｅｇＣ）となり、最高温度の最小値となる。その後、コレクタ領域の割合が大きくなるとＴ５の段階まで最高温度が上昇する。

従って、コレクタ領域長Ｌｎが、コレクタ領域の中心からエミッタ領域の中心までの距離Ｐｔの４分の１（図２４のＴ２）から２．８分の１（図２４のＴ５）程度、好ましくは略３分の１程度にすることによって、電流密度も低くなり、最高温度を低下させることができる。これにより、ＥＳＤ保護回路１０の温度特性のマージンが良くなり、ひいては、被保護素子４００をＥＳＤサージ電圧からの保護する耐圧マージンも良くなる。

以上説明したように、横型ＩＧＢＴのコレクタ領域側にＰＮ接合によりアバランシェダイオードをさらに設けることにより、ＥＳＤ保護回路の面積および製造コストを減少させ、かつ、直流電流が重畳した場合にも素子破壊を防止することができる。半導体装置のチップ面積を増加させることなく、高性能なＥＳＤ耐圧を確保することが可能となり、半導体装置の性能を向上させることができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれない。

１ 半導体装置、２ 高耐圧ドライバ、３ 論理回路、４ アナログ回路、５ Ｉ／Ｏ回路、１０ 保護回路、１１ コレクタ電極、１２ エミッタ電極、１３，１０６ａ ゲート電極、２１ 端子、２２ 接地端子、２３ ノード、Ｖｂｒ 降伏電圧、２００，３０１ アバランシェダイオード、１０１Ｐ，１０１Ｑ，１０２，１０２ｂ，１０４ ウェル、１０１ａ バッファ領域、１０９ 酸化膜、１１０ 支持基板、１１１ 層間絶縁膜、１１５ａ トレンチ分離絶縁膜、３００ アクティブクランプ駆動回路、３０１ 保護電圧調整用アバランシェダイオード群、３０２ ゲート保護ダイオード、３０３ 制限抵抗、３０４ 放電抵抗、４００ 被保護素子、１００ 横型ＩＧＢＴ。

Claims (7)

1. 外部電圧を受ける第１のノードと、
   接地電圧を受ける第２のノードと、
   前記第１および第２のノードの間に並列に接続される保護回路および被保護素子を備え、
   前記保護回路は、
   エミッタが前記第２のノードに接続される横型ＩＧＢＴと、
   アノードが前記横型ＩＧＢＴのコレクタに接続され、カソードが前記第１のノードに接続されるアバランシェダイオードと、
   前記第１および第２のノードの間に接続され、前記横型ＩＧＢＴのゲートに接続されるクランプ駆動回路とを含む半導体装置。
2. 前記クランプ駆動回路は、
   前記第１および第２のノードの電圧に基づいて、前記横型ＩＧＢＴのゲートに信号を出力する、請求項１に記載の半導体装置。
3. 前記クランプ駆動回路は、
   前記第１のノードに一端が接続された負荷抵抗と、
   前記負荷抵抗の他端にカソードに接続され、直列接続される第１のアバランシェダイオード群と、
   前記第１のアバランシェダイオード群のアノードがカソードに接続される第２のアバランシェダイオードと、
   前記第１のアバランシェダイオード群と前記第２のアバランシェダイオードとの接続ノードと前記第２のノードとの間に前記第２のアバランシェダイオードと並列に接続される放電抵抗とを含み、
   前記接続ノードは、前記横型ＩＧＢＴのゲートに接続される、請求項１に記載の半導体装置。
4. 前記アバランシェダイオードは、ダイオード接続されたトランジスタを含む、請求項１に記載の半導体装置。
5. 半導体基板の主表面上に形成された第１導電型の半導体層を備え、
   前記半導体層は横型ＩＧＢＴとアバランシェダイオードを含み、
   前記横型ＩＧＢＴは、
   前記半導体層の表面から深さ方向に形成された前記第１導電型のコレクタ領域と、
   前記半導体層の表面から深さ方向に形成された前記第１導電型のエミッタ領域と、
   前記エミッタ領域を周方向と下方から取り囲むように、前記半導体層に形成された第２導電型の第１のウェル領域と、
   前記半導体層と前記エミッタ領域との間に位置する前記第１のウェル領域の上に形成された第１のゲート電極とを有し、
   前記アバランシェダイオードは、
   前記コレクタ領域と、
   前記コレクタ領域を周方向と下方から取り囲むように、前記半導体層に形成された前記第２導電型の第２のウェル領域とを有し、
   前記第２のウェル領域の近傍に形成する前記第１導電型のバッファ領域をさらに備える半導体装置。
6. 前記バッファ領域は、前記エミッタ領域より前記コレクタ領域に近い領域に形成された、請求項５に記載の半導体装置。
7. 前記横型ＩＧＢＴのゲート長に沿う方向に前記半導体装置を切断した断面図において、
   前記コレクタ領域の中心から前記コレクタ領域の端部までの距離は、前記コレクタ領域の中心から前記エミッタ領域の中心までの距離の４分の１から２．８分の１である、請求項５に記載の半導体装置。

Images