CN113451297B - 具有横向绝缘栅极双极性晶体管的功率元件及其制造方法 - Google Patents
具有横向绝缘栅极双极性晶体管的功率元件及其制造方法 Download PDFInfo
- Publication number
- CN113451297B CN113451297B CN202010541819.4A CN202010541819A CN113451297B CN 113451297 B CN113451297 B CN 113451297B CN 202010541819 A CN202010541819 A CN 202010541819A CN 113451297 B CN113451297 B CN 113451297B
- Authority
- CN
- China
- Prior art keywords
- type
- region
- forming
- type region
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 claims description 83
- 238000000206 photolithography Methods 0.000 claims description 35
- 238000005468 ion implantation Methods 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 18
- 238000010586 diagram Methods 0.000 description 15
- 239000007943 implant Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 235000012239 silicon dioxide Nutrition 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 101001042415 Cratylia mollis Mannose/glucose-specific lectin Cramoll Proteins 0.000 description 2
- 102100029775 Eukaryotic translation initiation factor 1 Human genes 0.000 description 2
- 101001012787 Homo sapiens Eukaryotic translation initiation factor 1 Proteins 0.000 description 2
- 101000643378 Homo sapiens Serine racemase Proteins 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- AIXMJTYHQHQJLU-UHFFFAOYSA-N chembl210858 Chemical compound O1C(CC(=O)OC)CC(C=2C=CC(O)=CC=2)=N1 AIXMJTYHQHQJLU-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
一种具有横向绝缘栅极双极性晶体管的功率元件及其制造方法。该功率元件形成于一半导体基板上，用以驱动一马达，包含：横向绝缘栅极双极性晶体管；PN二极管，与该横向绝缘栅极双极性晶体管并联；以及钳位二极管，具有钳位顺向端与钳位反向端，分别电连接于横向绝缘栅极双极性晶体管的漏极与栅极，以限制施加于栅极的栅极电压不高于预设电压阈值。
Description
技术领域
本发明涉及一种功率元件，特别是指一种具有横向绝缘栅极双极性晶体管(lateral insulated gate bipolar transistor,LIGBT)的功率元件。本发明还涉及功率元件的制造方法。
背景技术
图1A与图1B显示一种现有技术的具有横向绝缘栅极双极性晶体管(lateralinsulated gate bipolar transistor,LIGBT)的功率元件(功率元件100)的俯视示意图与剖视示意图。功率元件100用以控制飞轮马达中的飞轮电流；其中飞轮电流流经功率元件100后，以驱动飞轮马达。其中，飞轮马达用以控制飞轮(flywheel)，以于飞轮的旋转运动中储存旋转动能，其为本领域技术人员所熟知，在此不予赘述。一般而言，功率元件100包含彼此并联的多个LIGBT(图1A与图1B以一个横向绝缘栅极双极性晶体管LIGBT1代表)，以及一PN二极管。
如图1A与图1B所示，功率元件100形成于半导体基板11上，其包含横向绝缘栅极双极性晶体管LIGBT1以及PN二极管PN1。图1B显示图1A中，剖线AA’的剖视示意图。PN二极管PN1包括第一场氧化区121、第一N型区131、第一N型延伸区141、第一P型区151、栅极161、反向端171以及顺向端181；其中，第一N型区131、第一N型延伸区141、第一P型区151、反向端171以及顺向端181都形成于第一绝缘底层12上的一外延层中。第一绝缘结构ISO1包括第一绝缘底层12以及第一绝缘侧壁123，其中第一绝缘底层12形成于半导体基板11上并连接于半导体基板11。第一绝缘结构ISO1在外延层的上表面下，封闭式地包围PN二极管PN1，使PN二极管PN1在外延层的上表面下，电性隔绝其他元件。
横向绝缘栅极双极性晶体管LIGBT1形成于半导体基板11上，如图1A与图1B所示，横向绝缘栅极双极性晶体管LIGBT1包括第二场氧化区122、第二N型区132、第二N型延伸区142、第二P型区152、栅极162、漏极172、发射极182以及P型接触极184；其中，第二N型区132、第二N型延伸区142、第二P型区152、漏极172、发射极182以及P型接触极184形成于第二绝缘底层12’上的该外延层中。第二绝缘结构ISO2包括第二绝缘底层12’以及第二绝缘侧壁124，其中第二绝缘结构ISO2在外延层的上表面下，封闭式地包围横向绝缘栅极双极性晶体管LIGBT1，使横向绝缘栅极双极性晶体管LIGBT1在外延层的上表面下，电性隔绝其他元件。如图1A所示，第三绝缘侧壁125形成环状封闭侧壁，将第一绝缘侧壁123与第二绝缘侧壁124包围于其中，也就是将功率元件100包围于第三绝缘侧壁125所形成的环状封闭侧壁中。
图1C与图1D分别显示功率元件100的电路符号与电性特征曲线示意图。横向绝缘栅极双极性晶体管LIGBT1操作机制，如图1B中粗黑实线的电路符号所示意，并参阅图1C与图1D，是利用栅极162(栅极G)控制由发射极182(发射极E)、第二N型延伸区142与第二P型区152所形成的PNP双极结型晶体管(bipolar junction transistor,BJT)中的基极电流，导通横向绝缘栅极双极性晶体管LIGBT1，通过设计基极宽度和浓度，可以决定导通电流IC的放大率，以得到最佳的导通电压，降低功率损耗。横向绝缘栅极双极性晶体管LIGBT1的基极电流是受到栅极电压，也就是施加于栅极162的电压所控制。随着栅极电压增加，基极电流与发射极电流等比增加。
当横向绝缘栅极双极性晶体管LIGBT1应用于马达驱动时，需要通过短路保护测试(short circuits test)，测试方法是将横向绝缘栅极双极性晶体管LIGBT1中，施加于栅极162(栅极G)的电压增加到最大供应电压(通常是15～20V)，而施加于发射极182(发射极E)的电压，则加压到基底(bulk)电压，例如但不限于400V。此时因为流经漏极172(漏极C)导通电流IC达到最大电流。当最大的导通电流IC通过电阻Re，容易触发横向绝缘栅极双极性晶体管LIGBT1中，由第二N型区132、第二P型区152与漏极172所组成的寄生NPNBJT导通，触发寄生于横向绝缘栅极双极性晶体管LIGBT1中的PNPN栓锁(latch-up)效应，而造成高压元件100损坏。过高的导通电流IC将使高压元件100损坏的风险越高，所以适当限制导通电流IC的最大电流，才能降低触发栓锁效应的发生机率。
传统控制基极电流以限制导通电流IC的方法，都是通过控制施加于栅极162的电压，避免过大的施加于栅极162的电压变化。方法通常是利用另外的栅极驱动电路中的稳压电路，抑制异常升高的电压源，此方法可以有效控制来自电压源不稳定的问题，但是对于外部短路造成的栅极-发射极电容Cge感应电压过大，则效果有限。如图1C所示，因为由外部进行短路测试时，其他相的高压接触待测相时会将施加于发射极182的电压拉高造成突波(如图1C中，发射极E旁的信号波形所示意)并通过栅极-发射极电容Cge感应，进而如图1D所示，造成施加于栅极G的电压(如图1C中，栅极G旁的信号波形所示意)升高，进而造成基极电流与导通电流IC大增，而大幅提高横向绝缘栅极双极性晶体管LIGBT1中的PNPN栓锁(latch-up)效应被触发的机率。
有鉴于此，本发明即针对上述现有技术的不足，提出一种具有横向绝缘栅极双极性晶体管的功率元件及其制造方法，可降低功率元件100的栓锁效应发生机率，以提高功率元件100的应用范围。
发明内容
就其中一个观点言，本发明提供了一种功率元件，形成于一半导体基板上，用以驱动一马达，包含：一横向绝缘栅极双极性晶体管(lateral insulated gate bipolartransistor,LIGBT)；一PN二极管，与该横向绝缘栅极双极性晶体管并联；以及一钳位二极管，具有一钳位顺向端与一钳位反向端，分别电连接于该横向绝缘栅极双极性晶体管的一漏极与一栅极，以限制施加于该栅极的一栅极电压不高于一预设电压阈值。
就另一观点言，本发明提供了一种功率元件制造方法，其中该功率元件形成于一半导体基板上，用以驱动一马达，该功率元件制造方法包含：形成一横向绝缘栅极双极性晶体管(lateral insulated gate bipolar transistor,LIGBT)；形成一PN二极管，与该横向绝缘栅极双极性晶体管并联；以及形成一钳位二极管，具有一钳位顺向端与一钳位反向端，分别电连接于该横向绝缘栅极双极性晶体管的一漏极与一栅极，以限制施加于该栅极的一栅极电压不高于一预设电压阈值。
在一种较佳的实施型态中，该PN二极管包括：一第一N型区，形成于该半导体基板上的一外延层中；一第一P型区，形成于该第一N型区中；一第一N型延伸区，形成于该第一N型区中，且该第一N型延伸区与该第一P型区由该第一N型区隔开；一第一反向端，具有N型导电型，形成于该第一N型延伸区中，用以作为该第一N型延伸区的电性接点；以及一第一顺向端，具有P型导电型，形成于该第一P型区中，用以作为该第一P型区的电性接点。
在一种较佳的实施型态中，该横向绝缘栅极双极性晶体管包括：一第二N型区，形成于该半导体基板上的该外延层中；一第二P型区，形成于该第二N型区中；该漏极，具有N型导电型，形成于该第二P型区中；一P型接触极，形成于该第二P型区中，以作为该第二P型区的电性接点；该栅极，形成于该外延层上，其中部分该栅极连接于该第二P型区之上；一第二N型延伸区，形成于该第二N型区中，且该第二N型延伸区与该第二P型区由该第二N型区隔开；以及一发射极，具有P型导电型，形成于该第二N型延伸区中。
在一种较佳的实施型态中，该钳位二极管为一齐纳二极管，其包括：一第三P型区，形成于该半导体基板上的该外延层中；一第二顺向端，具有P型导电型，形成于该第三P型区中，用以作为该钳位顺向端及该第三P型区的电性接点；一第三N型延伸区，形成于该第三P型区中；以及一第二反向端，具有N型导电型，形成于该第三N型延伸区中，用以作为该钳位反向端及该第三N型延伸区的电性接点。
在一种较佳的实施型态中，该齐纳二极管还包括一N型调整区，形成于该外延层中的上表面下并连接上表面，且该N型调整区于该上表面上介于该第三P型区与该第三N型延伸区之间，用以调整该第三P型区与该第三N型延伸区所形成的PN结的顺向电压。
在一种较佳的实施型态中，该齐纳二极管还包括一P型调整区，形成于该外延层中的上表面下并连接上表面，且该P型调整区于该上表面上介于该第三P型区与该第三N型延伸区之间，用以调整该第三P型区与该第三N型延伸区所形成的PN结的顺向电压。
在一种较佳的实施型态中，该齐纳二极管还包括一静电(electrostaticdischarge,ESD)防护区，具有N型导电型，形成于该外延层中的上表面下并连接上表面，且该静电防护区于该上表面上介于该第三N型延伸区与该第二顺向端之间，该静电防护区用以与该第三P型区及该第三N型延伸区形成NPN晶体管，其中该静电防护区与该第二顺向端电连接。
在一种较佳的实施型态中，该该第一N型延伸区、该第二N型延伸区与该第三N型延伸区由相同的微影工艺步骤与离子注入工艺步骤同时形成；其中该第一P型区与该第二P型区由相同的微影工艺步骤与离子注入工艺步骤同时形成；其中该第一反向端、该漏极与该第二反向端由相同的微影工艺步骤与离子注入工艺步骤同时形成；其中该第一顺向端、该发射极、该P型接触极与该第二顺向端，由相同的微影工艺步骤与离子注入工艺步骤同时形成。
以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。
附图说明
图1A与图1B显示一种现有技术的具有横向绝缘栅极双极性晶体管(lateralinsulated gate bipolar transistor,LIGBT)的功率元件(功率元件100)的俯视示意图与剖视示意图。
图1C与图1D分别显示功率元件100的电路符号与电性特征曲线示意图。
图2A-图2B显示根据本发明的功率元件的一种实施方式示意图。
图3A-图3B显示根据本发明的功率元件的另一种实施方式示意图。
图4A-图4B显示根据本发明的功率元件的另一种实施方式示意图。
图5A-图5B显示根据本发明的功率元件的又一种实施方式示意图。
图6A-图6H显示根据本发明的功率元件的制造方法的一种实施方式示意图。
图中符号说明
100,200,400,500：功率元件
121,221,321,421,521：第一场氧化区
122,222,322,422,522：第二场氧化区
123,223,323,423,523：第一绝缘侧壁
124,224,324,424,524：第二绝缘侧壁
125,225,325,425,525：第三绝缘侧壁
131,231,331,431,531：第一N型区
132,232,332,432,532：第二N型区
141,241,341,441,541：第一N型延伸区
142,242,342,442,542：第二N型延伸区
151,251,351,451,551：第一P型区
152,252,352,452,552：第二P型区
161,261,361,462,562：栅极
162,262,362,462,562：栅极
171：反向端
172,272,372,472,572：漏极
181：顺向端
182,282,382,482,582：发射极
184,284,384,484,584：P型接触极
226,326,426,526：第四绝缘侧壁
227,327,427,527：第三场氧化区
228,328,428,528：第四场氧化区
243,343,443,543：第三N型延伸区
253,353,453,553：第三P型区
271,371,471,571：第一反向端
273,373,473,573：第二反向端
281,381,481,581：第一顺向端
285,385,485,585：第二顺向端
AA’,BB’,CC’,DD’,EE’：剖线
C：漏极
E：发射极
F：顺向端
G：栅极
LIGBT1,LIGBT2,LIGBT3,LIGBT4,LIGBT5：横向绝缘栅极双极性晶体管
PN1,PN2,PN3,PN4,PN5：PN二极管
R：反向端
ZD1,ZB2,ZD3,ZD4,ZD5：齐纳二极管
具体实施方式
涉及本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
图2A-图2B显示根据本发明的功率元件的一种实施方式示意图。根据本发明的功率元件200形成于半导体基板21上，用以驱动马达，包含横向绝缘栅极双极性晶体管LIGBT2、PN二极管PN2以及钳位二极管(在本实施例中，以齐纳二极管ZD1作为钳位二极管)。如图2A与图2B所示，功率元件200形成于半导体基板21上，其包含横向绝缘栅极双极性晶体管LIGBT2、PN二极管PN2以及齐纳二极管ZD1。其中，齐纳二极管ZD1用以作为钳位二极管，以限制施加于横向绝缘栅极双极性晶体管LIGBT2的栅极262的栅极电压不高于预设电压阈值，以避免触发栓锁效应，而保护功率元件200。
图2B显示图2A中，剖线BB’的剖视示意图。在功率元件200中，横向绝缘栅极双极性晶体管LIGBT2、PN二极管PN2以及齐纳二极管ZD1的耦接方式，如图2A中的电路符号小图所示意。在电路符号小图中，横向绝缘栅极双极性晶体管LIGBT2具有栅极G、发射极E与漏极C；PN二极管PN2具有顺向端F1与反向端R1；齐纳二极管ZD1具有顺向端F2与反向端R2。PN二极管PN2与横向绝缘栅极双极性晶体管LIGBT2并联；齐纳二极管ZD1则电连接于横向绝缘栅极双极性晶体管LIGBT2的栅极G与漏极C之间。其中，横向绝缘栅极双极性晶体管LIGBT2的漏极C与发射极E分别与PN二极管PN2的顺向端F1与反向端R1对应电连接；齐纳二极管ZD1的顺向端F2与反向端R2则分别电连接于横向绝缘栅极双极性晶体管LIGBT2的漏极C与栅极G。
根据本发明，功率元件200不限于只具有单一个横向绝缘栅极双极性晶体管LIGBT2，也可以由2个或以上的横向绝缘栅极双极性晶体管并联组成。根据本发明，功率元件200也可以包含多个PN二极管，在一种较佳的实施例中，功率元件200中，PN二极管的数量少于横向绝缘栅极双极性晶体管LIGBT2的数量。
其中，PN二极管PN2包括第一场氧化区221、第一N型区231、第一N型延伸区241、第一P型区251、栅极261、第一反向端271以及第一顺向端281。PN二极管PN2的底面与侧面由第一绝缘结构ISO3所包围。其中，第一绝缘结构ISO3包括第一绝缘底层22以及第一绝缘侧壁223。
其中，第一N型区231形成于半导体基板21上的外延层EPI中。第一P型区251形成于第一N型区231中。第一N型延伸区241形成于第一N型区231中，且第一N型延伸区241与第一P型区251由第一N型区231隔开。第一反向端271具有N型导电型，形成于第一N型延伸区241中，用以作为第一N型延伸区241的电性接点。第一顺向端281具有P型导电型，形成于第一P型区251中，用以作为第一P型区251的电性接点。
横向绝缘栅极双极性晶体管LIGBT2形成于半导体基板21上，如图2A与图2B所示，横向绝缘栅极双极性晶体管LIGBT2包括第二场氧化区222、第二N型区232、第二N型延伸区242、第二P型区252、栅极262、漏极272、发射极282以及P型接触极284。横向绝缘栅极双极性晶体管LIGBT2的底面与侧面由第二绝缘结构ISO4所包围。其中，第二绝缘结构ISO4包括第二绝缘底层22’以及第二绝缘侧壁224。当横向绝缘栅极双极性晶体管LIGBT2为多个，以彼此并联方式电连接，也就是不同的横向绝缘栅极双极性晶体管LIGBT2中的栅极262、漏极272、发射极282以及P型接触极284分别彼此对应电连接。
其中，第二N型区232形成于半导体基板21上的外延层EPI中。第二P型区252形成于第二N型区232中。漏极272具有N型导电型，形成于第二P型区252中。P型接触极284形成于第二P型区252中，以作为第二P型区252的电性接点。栅极262形成于该外延层上，其中部分该栅极连接于该第二P型区之上。第二N型延伸区，形成于该第二N型区中，且该第二N型延伸区与该第二P型区由该第二N型区隔开。发射极，具有P型导电型，形成于该第二N型延伸区中。
齐纳二极管ZD1形成于半导体基板21上，如图2A与图2B所示，齐纳二极管ZD1包括第三场氧化区227、第四场氧化区228、第三N型区233、第三N型延伸区243、第三P型区253、第二反向端273以及第二顺向端285。齐纳二极管ZD1的底面与侧面由第三绝缘结构ISO5所包围。其中，第三绝缘结构ISO5包括第三绝缘底层22”以及第三绝缘侧壁225。
其中，第三P型区253形成于半导体基板21上的外延层EPI中。第二顺向端285具有P型导电型，形成于第三P型区253中，用以作为钳位顺向端，及第三P型区253的电性接点。第三N型延伸区243形成于第三P型区253中。第二反向端273具有N型导电型，形成于第三N型延伸区243中，用以作为钳位反向端，及第三N型延伸区243的电性接点。
如图2A与图2B所示，第四绝缘侧壁226形成环状封闭侧壁，将第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225包围于其中，也就是将功率元件200包围于第四绝缘侧壁226所形成的环状封闭侧壁中。
其中，第一绝缘底层22、第二绝缘底层22’与第二绝缘底层22”形成于半导体基板21上。半导体基板21例如但不限于为P型或N型的半导体硅基板，也可以为其他半导体基板。例如于半导体基板21上形成二氧化硅层，部分作为第一绝缘底层22，另一部分作为第二绝缘底层22’，又另一部分作为第三绝缘底层22”。于该二氧化硅层上，例如形成N型外延层，部分作为第一N型区231，另一部分作为第二N型区232，又另一部分作为第三N型区233。前述半导体基板21、二氧化硅层与N型外延层可以采用绝缘层上硅(silicon on insulator,SOI)晶圆来实现，其为本领域技术人员所熟知，在此不予赘述。
第一绝缘侧壁223、第二绝缘侧壁224、第三绝缘侧壁225与第四绝缘侧壁226例如但不限于由相同的深沟蚀刻工艺步骤，同时形成深沟；并且由相同的沉积工艺步骤，同时将绝缘材质，例如但不限于二氧化硅等，沉积于前述的深沟中，以形成第一绝缘侧壁223、第二绝缘侧壁224、第三绝缘侧壁225与第四绝缘侧壁226。且第一绝缘侧壁223、第二绝缘侧壁224、第三绝缘侧壁225与第四绝缘侧壁226与下方的连接于半导体基板21上的二氧化硅层连接，以于外延层中，分别形成封闭的范围。其中，在一种较佳的实施例中，PN二极管PN2的底面与侧面由第一绝缘结构ISO3所包围；横向绝缘栅极双极性晶体管LIGBT2的底面与侧面由第二绝缘结构ISO4所包围；且齐纳二极管ZD1的底面与侧面由第三绝缘结构ISO5所包围。
请继续参阅图2A与图2B，其中，第一N型延伸区241、第二N型延伸区242与第三N型延伸区243例如但不限于由相同的微影工艺步骤，同时定义第一N型延伸区241、第二N型延伸区242与第三N型延伸区243的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一N型延伸区241、第二N型延伸区242与第三N型延伸区243。第一N型延伸区241、第二N型延伸区242与第三N型延伸区243具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。
第一场氧化区221、第二场氧化区222、第三场氧化区227与第四场氧化区228例如但不限于由相同的氧化工艺步骤，同时形成于前述N型外延层上表面上并连接于上表面。第一场氧化区221、第二场氧化区222、第三场氧化区227与第四场氧化区228并不限于如图2B所示的区域氧化(local oxidation of silicon,LOCOS)结构，也可为浅沟槽绝缘(shallowtrench isolation,STI)结构。如图2A所示，第一场氧化区221、第二场氧化区222、第三场氧化区227与第四场氧化区228由俯视图视之，例如为环形封闭结构。其中，第一场氧化区221、第二场氧化区222与第三场氧化区227分别包围反向端271、发射极282与反向端273。
第一P型区251与第二P型区252例如但不限于由相同的微影工艺步骤，同时定义第一P型区251与第二P型区252的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一P型区251与第二P型区252。第一P型区251与第二P型区252具有P型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。如图2A所示，第一P型区251与第二P型区252由俯视图视之，例如为环形封闭区域，分别包围第一场氧化区221与第二场氧化区222。
如图2A所示，栅极261与栅极262由俯视图视之，例如都为环形封闭区域。由俯视图图2A视之，栅极261形成并接触于部分第一场氧化区221上，并环绕其他部分第一场氧化区221。由俯视图图2A视之，栅极262形成并接触于部分第二场氧化区222之上，并环绕其他部分第二场氧化区222。
栅极261与栅极262例如但不限于由相同的栅极工艺步骤同时形成。其中，栅极261与栅极262例如分别包括各自的介电层(dielectric layer)、导电层(conductive layer)与间隔层(spacer layer)，此为本领域技术人员所熟知，在此不予赘述。因此，所述栅极工艺步骤包含形成介电层的微影、氧化等工艺步骤；形成导电层的微影、沉积等工艺步骤；以及形成间隔层的沉积、蚀刻等工艺步骤。
第一顺向端281、发射极282、P型接触极284与第二顺向端285例如但不限于由相同的微影工艺步骤，同时定义第一顺向端281、发射极282、P型接触极284与第二顺向端285的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一顺向端281、发射极282、P型接触极284与第二顺向端285。第一顺向端281、发射极282、P型接触极284与第二顺向端285具有P型导电型，分别形成于第一P型区251、第二N型延伸区242、第二P型区252与第三P型区253中，且位于N型外延层上表面下并连接于上表面。如图2A所示，第一顺向端281、P型接触极284与第二顺向端285由俯视图视之，例如都为环形封闭区域，分别包围栅极261、漏极272与第四场氧化区228。
第一反向端271、漏极272与第二反向端273例如但不限于由相同的微影工艺步骤(包含以栅极262作为屏蔽)，同时定义第一反向端271、漏极272与第二反向端273的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一反向端271、漏极272与第二反向端273。第一反向端271、漏极272与第二反向端273具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。如图2A所示，漏极272由俯视图视之，例如为环形封闭区域，包围栅极262。
本发明优于现有技术之处，以本实施例来说，齐纳二极管ZD1不仅可以限制施加于栅极的电压，不高于预设电压阈值；更可以防止因为栅极-发射极电容Cge感应电压过大，所造成的施加于栅极的电压过高，避免造成基极电流与导通电流IC增加，进而避免横向绝缘栅极双极性晶体管LIGBT1中的PNPN栓锁效应被触发。此外，齐纳二极管ZD1利用与横向绝缘栅极双极性晶体管LIGBT2相同的微影工艺步骤与相同的离子注入工艺步骤而形成，无须另外增加制造成本。
图3A-图3B显示根据本发明的功率元件的另一种实施方式示意图。如图3A与图3B所示，功率元件300形成于半导体基板31上，其包含横向绝缘栅极双极性晶体管LIGBT3、PN二极管PN3以及齐纳二极管ZD2。其中，齐纳二极管ZD2用以作为钳位二极管，以限制施加于横向绝缘栅极双极性晶体管LIGBT3的栅极的栅极电压不高于预设电压阈值，以避免触发栓锁效应，而保护功率元件300。
图3B显示图3A中，剖线CC’的剖视示意图。在功率元件300中，横向绝缘栅极双极性晶体管LIGBT3、PN二极管PN3以及齐纳二极管ZD2的耦接方式，如图3A中的电路符号小图所示意。在电路符号小图中，横向绝缘栅极双极性晶体管LIGBT3具有栅极G、发射极E与漏极C；PN二极管PN3具有顺向端F1与反向端R1；齐纳二极管ZD2具有顺向端F2与反向端R2。PN二极管PN3与横向绝缘栅极双极性晶体管LIGBT3并联；齐纳二极管ZD2则电连接于横向绝缘栅极双极性晶体管LIGBT3的栅极G与漏极C之间。其中，横向绝缘栅极双极性晶体管LIGBT3的漏极C与发射极E分别与PN二极管PN3的顺向端F1与反向端R1对应电连接；齐纳二极管ZD2的顺向端F2与反向端R2则分别电连接于横向绝缘栅极双极性晶体管LIGBT3的漏极C与栅极G。
其中，PN二极管PN3包括第一场氧化区321、第一N型区331、第一N型延伸区341、第一P型区351、栅极361、第一反向端371以及第一顺向端381。PN二极管PN3的底面与侧面由第一绝缘结构ISO6所包围。其中，第一绝缘结构ISO6包括第一绝缘底层32以及第一绝缘侧壁323。
横向绝缘栅极双极性晶体管LIGBT3形成于半导体基板31上，如图3A与图3B所示，横向绝缘栅极双极性晶体管LIGBT3包括第二场氧化区322、第二N型区332、第二N型延伸区342、第二P型区352、栅极362、漏极372、发射极382以及P型接触极384。横向绝缘栅极双极性晶体管LIGBT3的底面与侧面由第二绝缘结构ISO7所包围。其中，第二绝缘结构ISO7包括第二绝缘底层32’以及第二绝缘侧壁324。当横向绝缘栅极双极性晶体管LIGBT3为多个，以彼此并联方式电连接，也就是不同的横向绝缘栅极双极性晶体管LIGBT3中的栅极362、漏极372、发射极382以及P型接触极384分别彼此对应电连接。
齐纳二极管ZD2形成于半导体基板31上，如图3A与图3B所示，齐纳二极管ZD2包括第三场氧化区327、第四场氧化区328、第三N型区333、第三N型延伸区343、第三P型区353、第二反向端373、N型调整区374以及第二顺向端385。齐纳二极管ZD2的底面与侧面由第三绝缘结构ISO8所包围。其中，第三绝缘结构ISO8包括第三绝缘底层32”以及第三绝缘侧壁325。
如图3A与图3B所示，第四绝缘侧壁326形成环状封闭侧壁，将第一绝缘侧壁323、第二绝缘侧壁324与第三绝缘侧壁325包围于其中，也就是将功率元件300包围于第四绝缘侧壁326所形成的环状封闭侧壁中。
本实施例与图2A-图2B所示的实施例不同之处，在于，在本实施例中，如图3A与图3B所示，相较于功率元件200，在功率元件300中，齐纳二极管ZD2还包括N型调整区374，形成于外延层EPI中的上表面下并连接上表面，且N型调整区374于上表面上介于第三P型区353与第三N型延伸区343之间，用以调整第三P型区353与第三N型延伸区343所形成的PN结的顺向电压。
图4A-图4B显示根据本发明的功率元件的另一种实施方式示意图。如图4A与图4B所示，功率元件400形成于半导体基板41上，其包含横向绝缘栅极双极性晶体管LIGBT4、PN二极管PN4以及齐纳二极管ZD3。其中，齐纳二极管ZD3用以作为钳位二极管，以限制施加于横向绝缘栅极双极性晶体管LIGBT4的栅极的栅极电压不高于预设电压阈值，以避免触发栓锁效应，而保护功率元件400。
图4B显示图4A中，剖线DD’的剖视示意图。在功率元件400中，横向绝缘栅极双极性晶体管LIGBT4、PN二极管PN4以及齐纳二极管ZD3的耦接方式，如图4A中的电路符号小图所示意。在电路符号小图中，横向绝缘栅极双极性晶体管LIGBT4具有栅极G、发射极E与漏极C；PN二极管PN4具有顺向端F1与反向端R1；齐纳二极管ZD3具有顺向端F2与反向端R2。PN二极管PN4与横向绝缘栅极双极性晶体管LIGBT4并联；齐纳二极管ZD3则电连接于横向绝缘栅极双极性晶体管LIGBT4的栅极G与漏极C之间。其中，横向绝缘栅极双极性晶体管LIGBT4的漏极C与发射极E分别与PN二极管PN4的顺向端F1与反向端R1对应电连接；齐纳二极管ZD3的顺向端F2与反向端R2则分别电连接于横向绝缘栅极双极性晶体管LIGBT4的漏极C与栅极G。
其中，PN二极管PN4包括第一场氧化区421、第一N型区431、第一N型延伸区441、第一P型区451、栅极461、第一反向端471以及第一顺向端481。PN二极管PN4的底面与侧面由第一绝缘结构ISO9所包围。其中，第一绝缘结构ISO9包括第一绝缘底层42以及第一绝缘侧壁423。
横向绝缘栅极双极性晶体管LIGBT4形成于半导体基板41上，如图4A与图4B所示，横向绝缘栅极双极性晶体管LIGBT4包括第二场氧化区422、第二N型区432、第二N型延伸区442、第二P型区452、栅极462、漏极472、发射极482以及P型接触极484。横向绝缘栅极双极性晶体管LIGBT4的底面与侧面由第二绝缘结构ISO10所包围。其中，第二绝缘结构ISO10包括第二绝缘底层42’以及第二绝缘侧壁424。当横向绝缘栅极双极性晶体管LIGBT4为多个，以彼此并联方式电连接，也就是不同的横向绝缘栅极双极性晶体管LIGBT4中的栅极462、漏极472、发射极482以及P型接触极484分别彼此对应电连接。
齐纳二极管ZD3形成于半导体基板41上，如图4A与图4B所示，齐纳二极管ZD3包括第三场氧化区427、第四场氧化区428、第三N型区433、第三N型延伸区443、第三P型区453、第二反向端473、P型调整区486以及第二顺向端485。齐纳二极管ZD3的底面与侧面由第三绝缘结构ISO11所包围。其中，第三绝缘结构ISO11包括第三绝缘底层42”以及第三绝缘侧壁425。
如图4A与图4B所示，第四绝缘侧壁426形成环状封闭侧壁，将第一绝缘侧壁423、第二绝缘侧壁424与第三绝缘侧壁425包围于其中，也就是将功率元件400包围于第四绝缘侧壁426所形成的环状封闭侧壁中。
本实施例与图2A-图2B所示的实施例不同之处，在于，在本实施例中，如图4A与图4B所示，相较于功率元件200，在功率元件400中，齐纳二极管ZD3还包括P型调整区486，形成于外延层EPI中的上表面下并连接上表面，且P型调整区486于上表面上介于第三P型区353与第三N型延伸区343之间，用以调整第三P型区353与第三N型延伸区343所形成的PN结的顺向电压。
图5A-图5B显示根据本发明的功率元件的另一种实施方式示意图。如图5A与图5B所示，功率元件500形成于半导体基板51上，其包含横向绝缘栅极双极性晶体管LIGBT5、PN二极管PN5以及齐纳二极管ZD4。其中，齐纳二极管ZD4用以作为钳位二极管，以限制施加于横向绝缘栅极双极性晶体管LIGBT5的栅极的栅极电压不高于预设电压阈值，以避免触发栓锁效应，而保护功率元件500。
图5B显示图5A中，剖线EE’的剖视示意图。在功率元件500中，横向绝缘栅极双极性晶体管LIGBT5、PN二极管PN5以及齐纳二极管ZD4的耦接方式，如图5A中的电路符号小图所示意。在电路符号小图中，横向绝缘栅极双极性晶体管LIGBT53具有栅极G、发射极E与漏极C；PN二极管PN5具有顺向端F1与反向端R1；齐纳二极管ZD4具有顺向端F2与反向端R2。PN二极管PN5与横向绝缘栅极双极性晶体管LIGBT5并联；齐纳二极管ZD4则电连接于横向绝缘栅极双极性晶体管LIGBT5的栅极G与漏极C之间。其中，横向绝缘栅极双极性晶体管LIGBT5的漏极C与发射极E分别与PN二极管PN5的顺向端F1与反向端R1对应电连接；齐纳二极管ZD4的顺向端F2与反向端R2则分别电连接于横向绝缘栅极双极性晶体管LIGBT5的漏极C与栅极G。
其中，PN二极管PN5包括第一场氧化区521、第一N型区531、第一N型延伸区541、第一P型区551、栅极561、第一反向端571以及第一顺向端581。PN二极管PN5的底面与侧面由第一绝缘结构ISO12所包围。其中，第一绝缘结构ISO12包括第一绝缘底层52以及第一绝缘侧壁523。
横向绝缘栅极双极性晶体管LIGBT5形成于半导体基板51上，如图5A与5B所示，横向绝缘栅极双极性晶体管LIGBT5包括第二场氧化区522、第二N型区532、第二N型延伸区542、第二P型区552、栅极562、漏极572、发射极582以及P型接触极584。横向绝缘栅极双极性晶体管LIGBT5的底面与侧面由第二绝缘结构ISO13所包围。其中，第二绝缘结构ISO13包括第二绝缘底层52’以及第二绝缘侧壁524。当横向绝缘栅极双极性晶体管LIGBT5为多个，以彼此并联方式电连接，也就是不同的横向绝缘栅极双极性晶体管LIGBT5中的栅极562、漏极572、发射极582以及P型接触极584分别彼此对应电连接。
齐纳二极管ZD4形成于半导体基板51上，如图5A与图5B所示，齐纳二极管ZD4包括第三场氧化区527、第四场氧化区528、第五场氧化区529、第三N型区533、第三N型延伸区543、第三P型区553、第二反向端573、N型调整区574、静电(electrostatic discharge,ESD)防护区575以及第二顺向端585。齐纳二极管ZD4的底面与侧面由第三绝缘结构ISO14所包围。其中，第三绝缘结构ISO14包括第三绝缘底层52”以及第三绝缘侧壁525。
如图5A与图5B所示，第四绝缘侧壁526形成环状封闭侧壁，将第一绝缘侧壁523、第二绝缘侧壁524与第三绝缘侧壁525包围于其中，也就是将功率元件500包围于第四绝缘侧壁526所形成的环状封闭侧壁中。
本实施例与图3A-图3B所示的实施例不同之处，在于，在本实施例中，如图5A与图5B所示，相较于功率元件300，在功率元件500中，齐纳二极管ZD4还包括ESD防护区575以及第五场氧化区529。ESD防护区575具有N型导电型，形成于外延层EPI中的上表面下并连接上表面，且静电防护区575于上表面上介于第三N型延伸区543与第二顺向端585之间，静电防护区575用以与第三P型区553及第三N型延伸区543形成NPN晶体管，其中静电防护区575与第二顺向端585电连接，以于功率元件500接触到静电压时，可以通过NPN晶体管导通，而避免静电压造成功率元件500损坏。
图6A-图6H显示根据本发明的功率元件200的制造方法的一种实施方式示意图。图6A-图6H显示如图2B中，自BB’剖线视之的功率元件200制造方法的剖视示意图。如图6A所示，首先形成第一绝缘底层22、第二绝缘底层22’与第三绝缘底层22”于基板21上。基板21例如但不限于为P型或N型的半导体硅基板，也可以为其他半导体基板。例如于基板21上形成二氧化硅层，部分作为第一绝缘底层22，另一部分作为第二绝缘底层22’，再另一部分作为第三绝缘底层22”。于该二氧化硅层上，例如形成N型外延层，部分作为第一N型区231，另一部分作为第二N型区232，再另一部分作为第三N型区233。前述基板21、二氧化硅层与N型外延层可以采用绝缘层上硅(silicon on insulator,SOI)晶圆来实现，其为本领域技术人员所熟知，在此不予赘述。
接着，如图6B所示，形成第一绝缘侧壁223、第二绝缘侧壁224与第三绝缘侧壁225，其例如但不限于由相同的深沟蚀刻工艺步骤，同时形成深沟；并且由相同的沉积工艺步骤，同时将绝缘材质，例如但不限于二氧化硅等，沉积于前述的深沟中，以形成第一绝缘侧壁223、第二绝缘侧壁224、第三绝缘侧壁225与第四绝缘侧壁226。且第一绝缘侧壁223、第二绝缘侧壁224、第三绝缘侧壁225与第四绝缘侧壁226与下方的连接于基板21上的二氧化硅层连接，以于外延层EPI中，分别形成封闭的范围。其中，在一种较佳的实施例中，PN二极管PN2的底面与侧面由第一绝缘结构ISO3所包围；横向绝缘栅极双极性晶体管LIGBT2的底面与侧面由第二绝缘结构ISO4所包围；且齐纳二极管ZD1的底面与侧面由第三绝缘结构ISO5所包围。
接着，如图6C所示，形成第一N型延伸区241、第二N型延伸区242与第三N型延伸区243，其例如但不限于由相同的微影工艺步骤，同时定义第一N型延伸区241、第二N型延伸区242与第三N型延伸区243的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一N型延伸区241、第二N型延伸区242与第三N型延伸区243。第一N型延伸区241、第二N型延伸区242与第三N型延伸区243具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。
接着，如图6D所示，形成第一场氧化区221、第二场氧化区222、第三场氧化区227与第四场氧化区228，其例如但不限于由相同的氧化工艺步骤，同时形成于前述N型外延层上表面上并连接于上表面。形成第一场氧化区221、第二场氧化区222、第三场氧化区227与第四场氧化区228并不限于如图6D所示的区域氧化(local oxidation of silicon,LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation,STI)结构。请同时参阅图2A，形成第一场氧化区221、第二场氧化区222、第三场氧化区227与第四场氧化区228由俯视图图2A视之，例如为环形封闭结构，分别包围部分第一N型延伸区241、部分第二N型延伸区242、部分第三N型延伸区243与部分第三N型区233。
接着，如图6E所示，形成第一P型区251、第二P型区252与第三P型区253。其中，例如但不限于由相同的微影工艺步骤，同时定义第一P型区251与第二P型区252的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一P型区251与第二P型区252。第三P型区253例如也可以由与第一P型区251与第二P型区252相同的微影工艺步骤与离子注入工艺步骤形成；也可以由不同的微影工艺步骤与离子注入工艺步骤形成。第一P型区251、第二P型区252与第三P型区253具有P型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。请同时参阅图2A，第一P型区251与第二P型区252由俯视图图2A视之，例如为环形封闭区域，分别包围第一场氧化区221与第二场氧化区222。
接着，如图6F所示，形成栅极261与栅极262由俯视图图2A视之，栅极261与栅极262例如都为环形封闭区域。栅极261与栅极262例如但不限于由相同的栅极工艺步骤同时形成。其中，栅极261与栅极262例如分别包括各自的介电层(dielectric layer)、导电层(conductive layer)与间隔层(spacer layer)，此为本领域技术人员所熟知，在此不予赘述。因此，所述栅极工艺步骤包含形成介电层的微影、氧化等工艺步骤；形成导电层的微影、沉积等工艺步骤；以及形成间隔层的沉积、蚀刻等工艺步骤。
接着，如图6G所示，形成第一顺向端281、发射极282、P型接触极284与第二顺向端285，其例如但不限于由相同的微影工艺步骤，同时定义第一顺向端281、发射极282、P型接触极284与第二顺向端285的区域；并且由相同的离子注入工艺步骤，同时将P型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一顺向端281、发射极282、P型接触极284与第二顺向端285。第一顺向端281、发射极282、P型接触极284与第二顺向端285具有P型导电型，分别形成于第一P型区251、第二N型延伸区242、第二P型区252与第三P型区253中，且位于N型外延层上表面下并连接于上表面。请同时参阅俯视图图2A，顺向端281、P型接触极284与第二顺向端285由俯视图视之，例如都为环形封闭区域，分别包围栅极261、漏极272与第四场氧化区228。
接着，如图6H所示，形成第一反向端271、漏极272与第二反向端273，其例如但不限于由相同的微影工艺步骤(包含以栅极262作为屏蔽)，同时定义第一反向端271、漏极272与第二反向端273的区域；并且由相同的离子注入工艺步骤，同时将N型杂质，以加速离子的形式，注入由前述的微影工艺步骤所定义的区域，以形成第一反向端271、漏极272与第二反向端273。第一反向端271、漏极272与第二反向端273具有N型导电型，形成于前述N型外延层中，且位于N型外延层上表面下并连接于上表面。请同时参阅俯视图图2A，漏极272由俯视图视之，例如为环形封闭区域，包围栅极262。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深井区等；又如，微影工艺步骤并不限于光罩工艺步骤，也可包含电子束微影工艺步骤。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须达成所有的目的或优点，因此，权利要求的任一项也不应以此为限。
Claims (12)
1.一种功率元件，形成于一半导体基板上，用以驱动一马达，包含：
一横向绝缘栅极双极性晶体管；
一PN二极管，与该横向绝缘栅极双极性晶体管并联；以及
一钳位二极管，具有一钳位顺向端与一钳位反向端，分别电连接于该横向绝缘栅极双极性晶体管的一漏极与一栅极，以限制施加于该栅极的一栅极电压不高于一预设电压阈值；
其中该PN二极管包括：
一第一N型区，形成于该半导体基板上的一外延层中；
一第一P型区，形成于该第一N型区中；
一第一N型延伸区，形成于该第一N型区中，且该第一N型延伸区与该第一P型区由该第一N型区隔开；
一第一反向端，具有N型导电型，形成于该第一N型延伸区中，用以作为该第一N型延伸区的电性接点；以及
一第一顺向端，具有P型导电型，形成于该第一P型区中，用以作为该第一P型区的电性接点；
其中该横向绝缘栅极双极性晶体管包括：
一第二N型区，形成于该半导体基板上的该外延层中；
一第二P型区，形成于该第二N型区中；
该漏极，具有N型导电型，形成于该第二P型区中；
一P型接触极，形成于该第二P型区中，以作为该第二P型区的电性接点；
该栅极，形成于该外延层上，其中部分该栅极连接于该第二P型区之上；
一第二N型延伸区，形成于该第二N型区中，且该第二N型延伸区与该第二P型区由该第二N型区隔开；以及
一发射极，具有P型导电型，形成于该第二N型延伸区中。
2.如权利要求1所述的功率元件，其中该钳位二极管为一齐纳二极管，其包括：
一第三P型区，形成于该半导体基板上的该外延层中；
一第二顺向端，具有P型导电型，形成于该第三P型区中，用以作为该钳位顺向端，及该第三P型区的电性接点；
一第三N型延伸区，形成于该第三P型区中；以及
一第二反向端，具有N型导电型，形成于该第三N型延伸区中，用以作为该钳位反向端，及该第三N型延伸区的电性接点。
3.如权利要求2所述的功率元件，其中该齐纳二极管还包括一N型调整区，形成于该外延层中的上表面下并连接上表面，且该N型调整区于该上表面上介于该第三P型区与该第三N型延伸区之间，用以调整该第三P型区与该第三N型延伸区所形成的PN结的顺向电压。
4.如权利要求2所述的功率元件，其中该齐纳二极管还包括一P型调整区，形成于该外延层中的上表面下并连接上表面，且该P型调整区于该上表面上介于该第三P型区与该第三N型延伸区之间，用以调整该第三P型区与该第三N型延伸区所形成的PN结的顺向电压。
5.如权利要求3或4中任一项所述的功率元件，其中该齐纳二极管还包括一静电防护区，具有N型导电型，形成于该外延层中的上表面下并连接上表面，且该静电防护区于该上表面上介于该第三N型延伸区与该第二顺向端之间，该静电防护区用以与该第三P型区及该第三N型延伸区形成NPN晶体管，其中该静电防护区与该第二顺向端电连接。
6.如权利要求2所述的功率元件，其中该第一N型延伸区、该第二N型延伸区与该第三N型延伸区由相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一P型区与该第二P型区由相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一反向端、该漏极与该第二反向端由相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一顺向端、该发射极、该P型接触极与该第二顺向端，由相同的微影工艺步骤与离子注入工艺步骤同时形成。
7.一种功率元件制造方法，其中该功率元件形成于一半导体基板上，用以驱动一马达，该功率元件制造方法包含：
形成一横向绝缘栅极双极性晶体管；
形成一PN二极管，与该横向绝缘栅极双极性晶体管并联；以及
形成一钳位二极管，具有一钳位顺向端与一钳位反向端，分别电连接于该横向绝缘栅极双极性晶体管的一漏极与一栅极，以限制施加于该栅极的一栅极电压不高于一预设电压阈值；
其中该形成该PN二极管的步骤包括：
形成一第一N型区于该半导体基板上的一外延层中；
形成一第一P型区于该第一N型区中；
形成一第一N型延伸区于该第一N型区中，且该第一N型延伸区与该第一P型区由该第一N型区隔开；
形成一第一反向端于该第一N型延伸区中，该第一反向端具有N型导电型，用以作为该第一N型延伸区的电性接点；以及
形成一第一顺向端于该第一P型区中，该第一顺向端具有P型导电型，用以作为该第一P型区的电性接点；
其中该形成该横向绝缘栅极双极性晶体管的步骤包括：
形成一第二N型区于该半导体基板上的该外延层中；
形成一第二P型区于该外延层中；
形成具有N型导电型的该漏极于该第二P型区中；
形成该漏极于该第二P型区中，该漏极具有N型导电型；
形成一P型接触极于该第二P型区中，以作为该第二P型区的电性接点；
形成该栅极于该外延层上，其中部分该栅极连接于该第二P型区之上；
形成一第二N型延伸区于该第二N型区中，且该第二N型延伸区与该第二P型区由该第二N型区隔开；以及
形成具有P型导电型的一发射极于该第二N型延伸区中。
8.如权利要求7所述的功率元件制造方法，其中该钳位二极管为一齐纳二极管，且该形成该钳位二极管的步骤包括：
形成一第三P型区于该半导体基板上的该外延层中；
形成一第二顺向端于该第三P型区中，该第二顺向端具有P型导电型，用以作为该钳位顺向端，及该第三P型区的电性接点；
形成一第三N型延伸区于该第三P型区中；以及
形成一第二反向端于该第三N型延伸区中，该第二反向端具有N型导电型，用以作为该钳位反向端，及该第三N型延伸区的电性接点。
9.如权利要求8所述的功率元件制造方法，该形成该钳位二极管的步骤还包括：形成一N型调整区于该外延层中的上表面下并连接上表面，且该N型调整区于该上表面上介于该第三P型区与该第三N型延伸区之间，用以调整该第三P型区与该第三N型延伸区所形成的PN结的顺向电压。
10.如权利要求8所述的功率元件制造方法，该形成该钳位二极管的步骤还包括：形成一P型调整区于该外延层中的上表面下并连接上表面，且该P型调整区于该上表面上介于该第三P型区与该第三N型延伸区之间，用以调整该第三P型区与该第三N型延伸区所形成的PN结的顺向电压。
11.如权利要求9或10中任一项所述的功率元件制造方法，其中该形成该钳位二极管的步骤还包括：形成具有N型导电型的一静电防护区于该外延层中的上表面下并连接上表面，且该静电防护区于该上表面上介于该第三N型延伸区与该第二顺向端之间，该静电防护区用以与该第三P型区及该第三N型延伸区形成NPN晶体管，其中该静电防护区与该第二顺向端电连接。
12.如权利要求8所述的功率元件制造方法，其中该第一N型延伸区、该第二N型延伸区与该第三N型延伸区由相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一P型区与该第二P型区由相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一反向端、该漏极与该第二反向端由相同的微影工艺步骤与离子注入工艺步骤同时形成；
其中该第一顺向端、该发射极、该P型接触极与该第二顺向端，由相同的微影工艺步骤与离子注入工艺步骤同时形成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US202062994348P | 2020-03-25 | 2020-03-25 | |
| US62/994,348 | 2020-03-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113451297A CN113451297A (zh) | 2021-09-28 |
| CN113451297B true CN113451297B (zh) | 2023-11-28 |
Family
ID=77808320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010541819.4A Active CN113451297B (zh) | 2020-03-25 | 2020-06-15 | 具有横向绝缘栅极双极性晶体管的功率元件及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN113451297B (zh) |
| TW (1) | TWI804736B (zh) |
Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502399A (en) * | 1993-06-23 | 1996-03-26 | Nippondenso Co., Ltd. | Power semiconductor device with a gate withstand-voltage test terminal |
| KR20000010184A (ko) * | 1998-07-30 | 2000-02-15 | 김덕중 | 트랜치구조를 갖는 바이폴라트랜지스터 및 그 제조방법 |
| JP2000077662A (ja) * | 1998-09-02 | 2000-03-14 | Hitachi Ltd | 半導体スイッチング素子 |
| US6218709B1 (en) * | 1998-12-17 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor circuit using the same |
| CN1467791A (zh) * | 2002-07-09 | 2004-01-14 | 旺宏电子股份有限公司 | 应用于罩幕式只读存储器编码布植的微影工艺 |
| JP2008016763A (ja) * | 2006-07-10 | 2008-01-24 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2008205148A (ja) * | 2007-02-20 | 2008-09-04 | New Japan Radio Co Ltd | 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子 |
| CN101771405A (zh) * | 2008-12-26 | 2010-07-07 | 株式会社日立制作所 | 半导体装置和使用了它的电力变换装置 |
| CN102184944A (zh) * | 2011-04-29 | 2011-09-14 | 南京邮电大学 | 一种横向功率器件的结终端结构 |
| CN102263087A (zh) * | 2010-05-26 | 2011-11-30 | 台湾积体电路制造股份有限公司 | 半导体元件及其制作方法 |
| JP2012253233A (ja) * | 2011-06-03 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
| CN103022089A (zh) * | 2012-06-19 | 2013-04-03 | 电子科技大学 | 一种无snapback效应的逆导型绝缘栅双极晶体管 |
| CN103354236A (zh) * | 2013-07-12 | 2013-10-16 | 江苏艾伦摩尔微电子科技有限公司 | 内嵌齐纳二极管结构的可控硅瞬态电压抑制器 |
| CN107170816A (zh) * | 2017-05-11 | 2017-09-15 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
| CN107180865A (zh) * | 2017-06-30 | 2017-09-19 | 东南大学 | 一种低噪声低损耗绝缘栅双极型晶体管 |
| CN109148563A (zh) * | 2018-08-31 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 齐纳二极管的制备方法及齐纳二极管 |
| CN110838513A (zh) * | 2018-08-17 | 2020-02-25 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786196B2 (ja) * | 1987-07-21 | 1998-08-13 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
| US6413822B2 (en) * | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
| JP2002208702A (ja) * | 2001-01-10 | 2002-07-26 | Mitsubishi Electric Corp | パワー半導体装置 |
| US6777747B2 (en) * | 2002-01-18 | 2004-08-17 | Fairchild Semiconductor Corporation | Thick buffer region design to improve IGBT self-clamped inductive switching (SCIS) energy density and device manufacturability |
| US7804670B2 (en) * | 2005-01-07 | 2010-09-28 | Semiconductor Components Industries, L.L.C. | Hybrid ESD clamp |
| US7531888B2 (en) * | 2006-11-30 | 2009-05-12 | Fairchild Semiconductor Corporation | Integrated latch-up free insulated gate bipolar transistor |
| US7897997B2 (en) * | 2008-02-23 | 2011-03-01 | Force Mos Technology Co., Ltd. | Trench IGBT with trench gates underneath contact areas of protection diodes |
| US7902604B2 (en) * | 2009-02-09 | 2011-03-08 | Alpha & Omega Semiconductor, Inc. | Configuration of gate to drain (GD) clamp and ESD protection circuit for power device breakdown protection |
| US8164162B2 (en) * | 2009-06-11 | 2012-04-24 | Force Mos Technology Co., Ltd. | Power semiconductor devices integrated with clamp diodes sharing same gate metal pad |
| US9929141B2 (en) * | 2016-04-04 | 2018-03-27 | Allegro Microsystems, Llc | Devices with an embedded zener diode |
-
2020
- 2020-06-05 TW TW109118930A patent/TWI804736B/zh active
- 2020-06-15 CN CN202010541819.4A patent/CN113451297B/zh active Active
Patent Citations (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502399A (en) * | 1993-06-23 | 1996-03-26 | Nippondenso Co., Ltd. | Power semiconductor device with a gate withstand-voltage test terminal |
| KR20000010184A (ko) * | 1998-07-30 | 2000-02-15 | 김덕중 | 트랜치구조를 갖는 바이폴라트랜지스터 및 그 제조방법 |
| JP2000077662A (ja) * | 1998-09-02 | 2000-03-14 | Hitachi Ltd | 半導体スイッチング素子 |
| US6218709B1 (en) * | 1998-12-17 | 2001-04-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and semiconductor circuit using the same |
| CN1467791A (zh) * | 2002-07-09 | 2004-01-14 | 旺宏电子股份有限公司 | 应用于罩幕式只读存储器编码布植的微影工艺 |
| JP2008016763A (ja) * | 2006-07-10 | 2008-01-24 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2008205148A (ja) * | 2007-02-20 | 2008-09-04 | New Japan Radio Co Ltd | 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子 |
| CN101771405A (zh) * | 2008-12-26 | 2010-07-07 | 株式会社日立制作所 | 半导体装置和使用了它的电力变换装置 |
| CN102263087A (zh) * | 2010-05-26 | 2011-11-30 | 台湾积体电路制造股份有限公司 | 半导体元件及其制作方法 |
| CN102184944A (zh) * | 2011-04-29 | 2011-09-14 | 南京邮电大学 | 一种横向功率器件的结终端结构 |
| JP2012253233A (ja) * | 2011-06-03 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
| CN103022089A (zh) * | 2012-06-19 | 2013-04-03 | 电子科技大学 | 一种无snapback效应的逆导型绝缘栅双极晶体管 |
| CN103354236A (zh) * | 2013-07-12 | 2013-10-16 | 江苏艾伦摩尔微电子科技有限公司 | 内嵌齐纳二极管结构的可控硅瞬态电压抑制器 |
| CN107170816A (zh) * | 2017-05-11 | 2017-09-15 | 电子科技大学 | 一种横向绝缘栅双极型晶体管 |
| CN107180865A (zh) * | 2017-06-30 | 2017-09-19 | 东南大学 | 一种低噪声低损耗绝缘栅双极型晶体管 |
| CN110838513A (zh) * | 2018-08-17 | 2020-02-25 | 立锜科技股份有限公司 | 高压元件及其制造方法 |
| CN109148563A (zh) * | 2018-08-31 | 2019-01-04 | 上海华虹宏力半导体制造有限公司 | 齐纳二极管的制备方法及齐纳二极管 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI804736B (zh) | 2023-06-11 |
| TW202137334A (zh) | 2021-10-01 |
| CN113451297A (zh) | 2021-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6765247B2 (en) | Integrated circuit with a MOS structure having reduced parasitic bipolar transistor action | |
| US7715159B2 (en) | ESD protection circuit | |
| KR100780967B1 (ko) | 고전압용 쇼트키 다이오드 구조체 | |
| TWI624947B (zh) | 橫向雙極功率半導體電晶體、橫向絕緣閘雙極電晶體、提高橫向功率半導體電晶體之切換速度的方法以及pin二極體 | |
| US20070020837A1 (en) | High performance capacitors in planar back gates cmos | |
| KR20010045580A (ko) | 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 | |
| US8471333B2 (en) | Semiconductor device and manufacturing method of the same | |
| US11521961B2 (en) | Back ballasted vertical NPN transistor | |
| US8115273B2 (en) | Deep trench isolation structures in integrated semiconductor devices | |
| KR100278461B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| EP0680089A1 (en) | Power semiconductor device with overvoltage protection circuit integrated structure, and related manufacturing process | |
| US9123766B2 (en) | Transistor and method of manufacturing a transistor | |
| US20210305414A1 (en) | Power device having lateral insulated gate bipolar transistor (ligbt) and manufacturing method thereof | |
| CN104078494A (zh) | 功率半导体设备及其制作方法 | |
| CN113451297B (zh) | 具有横向绝缘栅极双极性晶体管的功率元件及其制造方法 | |
| US6995453B2 (en) | High voltage integrated circuit including bipolar transistor within high voltage island area | |
| US5773338A (en) | Bipolar transistor with MOS-controlled protection for reverse-biased emitter-based junction | |
| US11049853B2 (en) | ESD protection device with breakdown voltage stabilization | |
| KR102100857B1 (ko) | 전력 반도체 소자 | |
| KR101452091B1 (ko) | 전력 반도체 소자 및 그 제조 방법 | |
| US20230369475A1 (en) | Insulated-gate bipolar transistor (igbt) device with 3d isolation | |
| JP3649056B2 (ja) | 半導体装置 | |
| KR100277680B1 (ko) | 개선된 엘아이지비티 전력소자 | |
| KR100241055B1 (ko) | 트렌치-게이트 수평형 절연게이트 바이폴라 트랜지스터 | |
| CN115207090A (zh) | 高压ldmos器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |