KR20010045580A - 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 - Google Patents

소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 Download PDF

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Abstract

본 발명은 이중막 실리콘 소자 및 제조 방법에 있어서, 소오스와 바디, 실리콘 기판을 연결하여 바디의 전위를 소오스와 동일하게 유지함으로써 저항을 줄이고, 바디에 집중되는 정전기 열을 분산시키는 방법에 관한 것이다.
본 발명은 베이스 기판과, 상기 베이스 기판의 소정 부분이 노출되도록 베이스 기판 상에 형성된 매몰 산화막과, 상기 베이스 기판의 노출된 부분에 형성된 에피층과, 상기 매몰 산화막과 에피층의 상부에 형성된 바디층인 반도체 기판과, 상기 반도체 기판에 형성된 게이트 산화막과 게이트용 도전막으로 이루어지는 게이트 영역과, 상기 게이트 영역에 해당되지 않는 부분의 반도체 기판에 형성된 소오스 영역 및 드레인 영역과, 상기 게이트용 도전막에 연결되는 게이트 전극과, 소오스 영역에 연결되는 소오스 전극과, 드레인 영역에 연결되는 드레인 전극으로 이루어져서, 상기 소오스 영역은 에피층을 통하여 바디층과 베이스 기판에 접촉되도록 형성된 이중막 실리콘 소자를 제시한다.

Description

소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조 방법{SILICON ON INSULATOR HAVING SOURCE-BODY-SUBSTRATE CONTACT AND METHOD FOR FABRICATING THE SAME}
본 발명은 이중막 실리콘(Silicon On Insulator: SOI) 소자에 관한 것으로, 보다 구체적으로는 소오스와 바디, 실리콘 기판이 접촉된 이중막 실리콘 소자 및 그 제조 방법에 관한 것이다.
MOS 트랜지스터(Metal Oxide Semiconductor Transistor)와 같은 반도체 소자는 벌크 실리콘(Bulk Silicon)의 반도체 기판 상에 형성된다. NMOSFET(n-channel MOS Field Effect Transistor)은 p형 도전막을 바디(Body)로 해서, 상기 p형 도전막 상에 N+ 형 소오스 및 드레인 영역으로 이루어지고, PMOSFET(p-channel MOSFET)은 바디가 되는 n형 도전막 상에 p+ 형 소오스 및 드레인 영역으로 이루어진다.
상기와 같은 구조에 대응하여, 베이스 기판과 소자가 형성될 반도체 기판 사이에 매몰 산화막의 구조를 가지는 이중막 실리콘 구조가 있다. 이러한 이중막 실리콘 구조는 상기의 벌크 실리콘 구조에 대하여 많은 장점을 가지고 있는데, 소오스와 드레인의 커패시턴스(Capacitance)를 감소시켜서, 소자의 동작 속도 및 동작 주파수를 향상시킬 수 있고, n+ 형과 p+ 형의 소오스 및 드레인 영역을 감소시켜서 집적도를 향상시킬 수 있는 등의 장점을 들 수 있다.
그러나, 상기와 같은 이중막 실리콘 구조는 NMOSFET에 있어서는 p형 바디가, 그리고 PMOSFET에 있어서는 n형 바디가 각각 고정된 전위와 연결되어 있지 않고, 접지 전원에 대해 부유되어(floating)있기 때문에, 여러 가지 히스테리시스(hysteresis) 현상을 갖게 된다. 즉, 바디가 고정 전위와 연결되기 쉬운 벌크 실리콘의 경우와는 달리 이중막 실리콘은 바디가 베이스 기판과 전기적으로 고립되어 있다.
이처럼, 바디가 접지와 연결되지 않은 구조를 갖는 이중막 실리콘 소자는 이른바, Kink 효과와 기생 종형 바이폴라 동작(Parasitic lateral Bipolar action)을 하여 반도체 소자의 정상적인 동작을 저해하게 된다.
이중막 실리콘 소자에서 드레인 전압이 높을 경우에, 전자들은 격자의 충돌 이온화(Impact ionization)에 의하여 전자-정공쌍(Electron-Hole pair)을 생성하게 되는데, 이 때 정공은 트랜지스터의 소오스 쪽으로 이동하게 된다. 기판은 소오스에 접촉되어 있지 않기 때문에, 과-정공(Excess Hole)들은 부유되어 있는 기판의 바디 부분으로 모이게 되어 기판의 전위는 증가한다. 그 결과로 트랜지스터의 문턱 전압은 낮아지고, 드레인 전류가 증가하게 되는데 이를 Kink 효과라 한다.
그리고, 상기 충돌 이온화에 의해 정공이 많이 발생하게 되면 바디에 걸리는 바이어스가 증가하게 되어, 소오스 영역과 바디 사이의 p-n 접합에 순방향 바이어스(forward bias)가 인가된다. 그에 따라, 바디에 유입되는 소수 캐리어는 소오스, 바디 그리고 드레인 사이에 형성되는 기생적인 NPN 바이폴라 트랜지스터를 턴-온 시키게 되어 MOSFET 전류의 게이트에 의한 조절 능력을 저하시키는 현상이 기생 종형 바이폴라 동작이다.
또한, 이중막 실리콘 소자는 그 구조의 특성상 반도체 소자로 유입되는 정전기를 방출하지 못하기 때문에, 정전기 방전(Electro Static Discharge: ESD)의 특성이 취약하다.
상기와 같이, 이중막 실리콘 소자는 바디가 접지 전원에 대하여 부유되어 있기 때문에 나타나는 문제점을 해결하기 위하여, 백-게이트(Back-gate)를 이용하는 방법, 바디 콘택에 의한 이중막 실리콘을 형성하는 방법, 및 이중막 실리콘 소자를 완전 공핍층에 형성하는 방법 등이 제안되었다.
도 1은 종래의 백-게이트를 이용한 이중막 실리콘 소자의 단면도를 도시한 것이다. 도 1을 참조하면, NMOSFET 과 PMOSFET이 형성된 이중막 실리콘 소자에서 NMOSFET 하부의 베이스 기판(1)에는 백-게이트용 p+ 웰(3)이 형성되고, PMOSFET 하부의 베이스 기판(1)에는 백-게이트용 n+ 웰(4)이 형성되어 있다.
상기 도 1에서는 NMOSFET의 게이트(6)와 채널 영역, 그리고 백-게이트용 p+ 웰(3)이 p형으로 이루어져 있고, PMOSFET의 게이트(7)와 채널 영역, 그리고 백-게이트용 n+ 웰(4)은 n형으로 이루어져 있는 경우를 도시한 것이다. 베이스 기판(1)에 형성된 백-게이트용 p+ 웰(3)과 백-게이트용 n+ 웰(4)에 각각 바이어스 전압(Vbn, Vbp)을 인가함으로써 NMOSFET과 PMOSFET의 문턱 전압을 각각 조절하는 것이 가능하도록 구성되어 있다.
그러나, 상기와 같은 백-게이트를 이용한 이중막 실리콘 소자는 백-게이트에 의한 구조 및 기판 단자를 형성하는 방식에 따라 이중막 실리콘 소자의 특성이 변화되기 쉽고, 바이어스 전압이 인가되는 콘택의 배치와 저항 등을 고려하여야 하기 때문에 설계와 제작 공정이 어려운 문제점이 있다.
상기의 백-게이트를 이용한 이중막 실리콘 소자와 달리, 바디 콘택을 가지는 이중막 실리콘 소자의 평면도를 도 2a 및 도 2b에 도시하였다.
도 2a는 H 형 게이트 구조를 갖는 바디 콘택 이중막 실리콘 소자를 도시한 것이고, 도 2b는 상기 도 2a의 경우보다 반도체 소자가 차지하는 면적인 적은 바디 콘택 이중막 실리콘 소자를 도시한 것이다.
상기 도 2a의 H-게이트(11) 구조의 이중막 실리콘 소자(10)는 H 형 게이트(11)와 n+ 형 소오스(12) 및 드레인(13)으로 이루어진 NMOSFET의 채널의 끝 부분에 바디 콘택(14c, 14b, 14c)이 형성되어 있어서, 바디에 축적되는 전하를 바디 콘택(14a, 14b, 14c)을 통하여 방출함으로써 바디의 부유 효과를 제거할 수 있다.
그리고, 도 2b의 이중막 실리콘 소자(20)는 게이트(21)와, p+ 형으로 도핑된 소오스(22), 그리고 n+ 형 드레인(23)으로 이루어진 NMOSFET에서 소오스(22) 영역의 p+ 부분과 연결되고, 채널 하부의 바디와 접촉되도록 바디 콘택(24)을 형성함으로써, 좀더 간단한 구조로 바디의 부유 효과를 제거하도록 제작되었다.
그러나, 도 2a와 같은 구조의 이중막 실리콘 소자는 벌크 실리콘 상에 형성되는 MOSFET 보다 차지하는 면적이 크게되는 문제점이 있다. 특히, 반도체 소자의 폭이 너무 크게 되면, 채널 영역의 저항이 증가되어 정공이 바디 콘택에 제대로 도달하지 못하게 되고 그에 따라 Kink 효과 등을 효율적으로 차단할 수 없게 된다.
또한, 도 2b의 이중막 실리콘 구조는 소오스(22)와 드레인(23) 영역이 비대칭적이기 때문에, MOSFET의 동작 과정에서 소오스(22)와 드레인(23)이 서로 스위칭 되는 역할을 만족시킬 수 없게 된다.
그 외에도, 매몰 산화막 상부의 반도체 기판을 일정 두께 이하로 형성함으로써, 채널 부분을 완전 공핍층(fully depleted)으로 형성하는 방법이 있으나, 이중막 실리콘 구조에서 반도체 기판의 두께가 한정되는 문제점이 있다.
한편, 외부로부터 이중막 실리콘 소자에 정전기 충격이 가해지는 경우에, 이러한 충격으로부터 내부 회로를 보호하기 위하여 접지된 웰 또는 소오스로 정전기 전류가 빠지도록 회로가 구성된다.
그러나, 상기와 같이 한 곳으로 정전기 전류를 방출시키는 경우에는 한 곳으로 집중된 정전기 전류에 의해 내부 회로에 많은 열이 발생하고, 그에 따라 소자에 손상이 발생하게 된다. 이러한 현상은, 정전기 전류와 발생한 열을 웰을 통하여 쉽게 방출할 수 있는 벌크 실리콘 소자의 경우와는 달리, 소오스와 드레인 영역이 매몰 산화막에 접해있는 이중막 실리콘 소자의 경우에 크게 나타나는 문제점이다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 소오스와 바디, 그리고 실리콘 기판이 접촉함으로써 바디의 부유 효과를 제거하는 이중막 실리콘 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 정전기 전류를 기판을 통하여 쉽게 방출할 수 있게 함으로써, 열화를 방지할 수 있는 이중막 실리콘 소자를 제공하는데 그 목적이 있다.
도 1은 백-게이트를 이용한 종래의 이중막 실리콘 기판의 단면도,
도 2a 및 도 2b는 바디 콘택을 이용한 종래의 이중막 실리콘 기판의 평면도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 이중막 실리콘 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,
도 4는 본 발명의 또 다른 실시예에 따른 기판 콘택 전극을 포함하는 이중막 실리콘 소자의 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
100, 200: 소오스-바디-기판이 접촉된 이중막 실리콘 소자
101, 201: 베이스 기판 102, 202: 매몰 산화막
103, 203: 에피층 104, 204: 반도체 기판
105, 205: 게이트 산화막 106, 206: 게이트용 도전막
107, 207: 드레인 영역 108, 208: 소오스 영역
109, 209: 드레인 전극 110, 210: 게이트 전극
111, 211: 소오스 전극 212: 기판 콘택 전극
213: 기판 콘택
상기한 목적을 달성하기 위하여, 본 발명은 소오스와 바디, 기판이 접촉된 이중막 실리콘 소자를 제공하는 것을 그 특징으로 한다.
상기 이중막 실리콘 기판의 제조 방법은, 베이스 기판 상에 매몰 산화막을 형성하는 단계와, 상기 매몰 산화막이 덮이도록 반도체 기판을 형성하는 단계와, 상기 반도체 기판 상에 액티브 영역을 형성하는 단계와, 상기 액티브 영역에 게이트, 드레인 및 소오스 영역을 형성하는 단계와, 상기 게이트, 드레인 및 소오스 영역에 접촉하도록 금속 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 매몰 산화막은 50 Å 이상의 두께로 형성하는 것을 특징으로 한다.
상기 매몰 산화막은 반도체 기판의 바디와 베이스 기판, 그리고 소오스 영역이 접촉되도록 일정 부분을 식각하는 것을 특징으로 한다.
상기 매몰 산화막의 식각은 건식 식각 또는 습식 식각을 사용하거나, 건식 식각과 습식 식각을 병행하여 사용하는 것을 특징으로 한다.
상기 매몰 산화막은 선형 산화막 또는 열 산화막을 사용하는 것을 특징으로 한다.
상기 매몰 산화막의 식각되는 부분은 트랜지스터의 채널 영역보다 넓게 형성되는 것을 특징으로 한다.
상기 반도체 기판은 500 Å 이상으로 형성하는 것을 특징으로 한다.
상기 반도체 기판은 베이스 기판의 실리콘을 성장시킨 후에 화학적 기계 연마(Chemical Mechanical Polishing: CMP) 공정을 수행하여 소정 두께로 형성하는 것을 특징으로 한다.
상기 반도체 기판은 베이스 기판의 실리콘을 매몰 산화막 두께만큼 성장시킨 후에, 그 위에 다시 소정 두께로 형성하는 것을 특징으로 한다.
상기 소오스 영역과 소오스 콘택을 동시에 형성하거나 또는 따로 형성하는 것을 특징으로 한다.
상기 이중막 실리콘 소자의 제조 방법은 기판과 접촉하는 기판 콘택을 더 포함하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3f는 본 발명의 실시예에 따른 소오스와 바디, 기판이 접촉된 이중막 실리콘 소자를 도시한 것이다.
도 3f를 참조하면, 본 발명의 이중막 실리콘 소자(100)는 베이스 기판(101)과, 상기 베이스 기판(101)의 소정 부분이 노출되도록 베이스 기판(101) 상에 형성된 매몰 산화막(102)과, 상기 베이스 기판(102)의 노출된 부분에 형성된 에피층(103)과, 상기 매몰 산화막(102)과 에피층(103)의 상부에 형성된 반도체 가판(104a)과, 상기 반도체 기판(104a)에서 게이트 산화막(105)과 게이트용 도전막(106)으로 이루어지는 게이트 영역과, 상기 반도체 기판(104a)에서 게이트 영역에 해당되지 않는 부분에 형성된 소오스 및 드레인 영역(107, 108)과, 상기 게이트용 도전막(106)에 연결되는 게이트 전극(110)과, 소오스 영역(108)에 연결되는 소오스 전극(111)과, 드레인 영역(107)에 연결되는 드레인 전극(109)으로 이루어지고, 상기 소오스 영역(108)은 에피층(103)을 통하여 바디층인 반도체 기판(104a)과 베이스 기판(101)에 접촉되도록 형성된 구조를 갖는다.
상기와 같이 이중막 실리콘 소자(100)를 소오스와 바디, 기판이 접촉된 구조로 형성함으로써, 반도체 기판이 매몰 산화막에 의해 베이스 기판과 차단됨으로써 발생하는 부유 효과를 차단할 수 있고, 정전기 전류가 인가되는 경우에 정전기 전류가 한 곳에 집중되어 발생하는 열을 기판을 통하여 방출함으로써 반도체 소자의 안정적인 동작을 확보할 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법을 나타내기 위한 각 공정별 단면도를 도시한 것이다.
먼저, 도 3a에 도시된 바와 같이 베이스 기판(101) 상에 매몰 산화막(102)을 형성하고, 베이스 기판(101)의 일정 부분이 노출되도록 상기 매몰 산화막(102)을 식각한다. 이 때, 상기 매몰 산화막(102)은 식각 후에도 산화막의 특성을 양호하게 유지하기 위하여 선형(Linear) 산화막이나 열 산화막을 사용하여 50 Å이상의 두께로 형성하는 것이 바람직하다.
상기에서, 매몰 산화막(102)의 일정 부분을 식각하여 베이스 기판(101)을 노출시키는 것은 후속 공정에서 바디 부분인 반도체 층과 소오스 영역, 그리고 베이스 기판(101)을 서로 접촉시켜서, 바디의 부유 효과를 차단하고, 정전기 전류에 의해 발생하는 열을 방출할 수 있도록 하기 위함이다. 따라서, 상기 매몰 산화막(102)의 식각에 의하여 베이스 기판(101)의 노출된 부분은 후속 공정에서 소오스 영역이 형성될 부분과 접촉되도록 형성한다. 그리고, 상기 노출되는 부분의 폭은 반도체 기판 상에 형성되는 소자의 채널 영역보다 폭을 넓게 형성하는 것이 바람직하다.
상기 매몰 산화막(102)의 일정 부분을 식각하기 위하여 건식 식각 방법 또는 습식 식각 방법을 사용할 수도 있고, 상기 건식 식각과 습식 식각을 병행하여 사용할 수도 있다.
다음으로, 도 3b에 도시된 바와 같이, 베이스 기판(101)에서 노출된 부분의 실리콘을 매몰 산화막(102) 두께만큼 성장시켜서 에피층(Epitaxial layer: 103)을 형성한다.
상기 에피층(103)은 베이스 기판(101)의 노출된 부분을 매몰 산화막(102)의 두께만큼 성장시켜서 형성하거나 또는, 매몰 산화막(102)의 두께 이상으로 형성한 후에 에치백을 수행함으로써 형성할 수도 있다.
그리고 나서, 도 3c에 도시된 바와 같이, 매몰 산화막(102) 상에 반도체 층(104)을 형성하는데, 이 때의 반도체 층(104)은 500 Å 이상의 두께로 형성하는 것이 바람직하다.
반도체 층(104)을 형성하는 방법으로서 상기에서 설명한 에피층(103)과 반도체 층(104)을 에피택셜(Epitaxial) 성장에 의하여 순차적으로 형성하는 방법 이외에, 상기 도 3a의 베이스 기판(101)의 노출 부분을 포함한 매몰 산화막(102) 상에 반도체 층(104)의 두께 이상으로 베이스 기판(101)을 성장시켜서 형성한 다음에 화학적 기계 연마 공정으로 평탄화시킴으로써 에피층(103)과 바디층인 반도체 층(104)을 동시에 형성하는 것도 가능하다.
그리고 나서, 도 3d에 도시된 바와 같이 반도체 층(104)의 소정 부분을 식각하여 MOSFET을 형성할 액티브 영역을 한정한다. 이 때, MOSFET의 소오스 영역을 기판과 바디와 접촉되도록 하기 위하여, 소오스 영역이 에피층(103)의 상부에 형성한다.
다음으로, 도 3e에 도시된 바와 같이 게이트 산화막(105)과 게이트용 도전막(106)을 형성하고, 소오스 영역(108)과 드레인 영역(107)을 형성한다. 따라서, 도 3e에서 보는 바와 같이 소오스 영역(108)은 상기 에피층(103)을 통하여 베이스 기판(101)과 반도체 기판(104a)의 바디 부분과 접촉되도록 형성된다.
상기 게이트용 도전막(106)은 폴리 실리콘 또는 금속으로 이루어질 수도 있고, 금속과 폴리 실리콘의 적층 구조로 형성될 수도 있다.
마지막으로, 도 3f에 도시된 바와 같이 금속 배선 공정을 통하여 게이트 전극(110), 소오스 전극(111) 및 드레인 전극(109)을 각각 형성하여 MOSFET 구조를 완성한다.
이렇게 완성된 이중막 실리콘 소자는 소오스 영역(108)이 에피층(103)을 통하여 베이스 기판(101)과 반도체 기판(104a)의 바디에 접촉되어 있어서, 소오스의 전위와 바디의 전위가 동일 전위를 유지하게 되고, 이에 따라 바디로 유입되는 정공들을 소오스를 통하여 방출할 수 있기 때문에 Kink 효과 또는 기생 종형 바이폴라 동작 등의 문제점을 방지할 수 있다.
또한, 정전기 전류가 상기 이중막 실리콘 소자로 유입되는 경우에 발생되는 열을 바디 부분에 집중시키지 않고, 기판을 통하여 방출할 수 있어서 효과적으로 정전기 방지가 이루어질 수 있다.
상기에서, 바디 전극(도면에 도시되지 않음) 및 소오스 전극(111)을 형성할 때 상기 바디 전극과 소오스 전극(111)을 각각 따로 형성하거나, 또는 소오스 전극(111)과 바디 전극이 이어지도록 동시에 형성할 수 있다. 소오스 전극(111)과 바디 전극을 연결하여 동시에 형성하는 경우에 드레인 전극(109)은 상기 소오스 전극(111)에 연결하지 않도록 한다.
도 4는 본 발명의 또다른 실시예로서, 기판 콘택 전극(212)을 더 포함하는 이중막 실리콘 구조(200)를 도시한 것이다.
도 4를 참조하면, 기판 콘택 전극(212)을 포함하는 이중막 실리콘 소자(200)는 도 3에서 도시된 이중막 실리콘 소자(100)의 구조와 동일하나 베이스 기판(201)과 접촉(213)되도록 기판 콘택 전극(212)을 더 포함하는 구조를 가진다.
상기 기판 콘택 전극(212)은 반도체 기판(104a)과는 접촉되지 않고, 매몰 산화막(202)을 통하여 직접 베이스 기판(201)과 직접 접촉되도록 형성한다.
상기와 같이 기판 콘택 전극(212)을 포함하는 경우에는 상기 기판 콘택 전극(212)을 통하여 백-바이어스를 인가함으로써, MOSFET의 문턱 전압을 조절할 수 있으며, 동시에 이중막 실리콘 소자의 내압 특성을 개선할 수 있다. 따라서, 문턱 전압의 범위를 조절할 수 있기 때문에 반도체 소자의 설계 마진을 증가시킬 수 있다.
상기 도 4에 도시된 기판 콘택 전극(212)을 포함하는 이중막 실리콘 소자(200)의 제조 방법은 상기 도 3a 내지 도 3f에 도시된 제조 공정을 거친 후에 베이스 기판(201)과 접촉되도록 기판 콘택 전극(212)을 형성하는 단계를 더 포함한다.
이상에서 자세히 설명된 바와 같이, 본 발명의 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조 방법에 따르면, 반도체 기판과 베이스 기판 사이에 형성된 매몰 산화막에 의해 발생하는 부유 효과로 인한 Kink 효과 및 기생 종형 바이폴라 동작 등을 효과적으로 차단할 수 있고, 그에 따라 이중막 실리콘 소자의 내압을 증가시킬 수 있는 장점이 있다.
또한, 이중막 실리콘 소자에 인가되는 정전기 전류 및 그에 따른 발생열을 에피층을 통하여 베이스 기판으로 효율적으로 분산시킬 수 있어서 정전기에 의한 성능 저하를 방지할 수 있고, 그에 따라 반도체 소자의 신뢰성 확보와 수율 향상을 가져올 수 있다.
특히, 반도체 기판의 바디 영역을 충분히 확보하고, 채널 영역을 확장시키지 않고도 Kink 효과 및 기생 종형 바이폴라 동작을 차단할 수 있는 이중막 실리콘 소자를 제조할 수 있어서, 고집적화에 유리하다.
결국, 상기 이중막 실리콘 소자를 시스템 고집적 회로(Large Scale Integration: LSI) 뿐만 아니라 고집적 메모리 분야 등의 산업 분야에 이용하는 것이 가능하다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (18)

  1. 소자가 형성되는 반도체 기판과, 베이스 기판 사이에 매몰 산화막이 내재된 이중막 실리콘 소자에 있어서,
    베이스 기판과,
    상기 베이스 기판의 소정 부분이 노출되도록 베이스 기판 상에 형성된 매몰 산화막과,
    상기 베이스 기판의 노출된 부분에 형성된 에피층과,
    상기 매몰 산화막과 에피층의 상부에 형성된 바디층인 반도체 기판과,
    상기 반도체 기판에 게이트 산화막과 게이트용 도전막으로 이루어지는 게이트 영역과,
    상기 게이트 영역에 해당되지 않는 부분의 반도체 기판에 형성된 소오스 및 드레인 영역과,
    상기 바디층 연결되는 바디 전극과,
    상기 게이트용 도전막에 연결되는 게이트 전극과,
    상기 소오스 영역에 연결되는 소오스 전극과,
    상기 드레인 영역에 연결되는 드레인 전극으로 이루어져서,
    상기 소오스 영역은 에피층을 통하여 바디와 베이스 기판에 접촉되는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자.
  2. 제 1 항에 있어서, 상기 바디 전극, 소오스 전극 및 드레인 전극은
    바디 전극과 소오스 전극은 서로 연결되고,
    드레인 전극은 상기 바디 전극 및 소오스 전극에 연결되지 않는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자.
  3. 제 1 항에 있어서, 상기 바디 전극, 소오스 전극 및 드레인 전극은
    서로 연결되지 않고, 각각 따로 형성된 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자.
  4. 제 1 항에 있어서, 상기 이중막 실리콘 소자는
    반도체 기판에 접촉되지 않고, 베이스 기판에 직접 접촉되도록 형성된 기판 콘택 전극을 더 포함하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자.
  5. 이중막 실리콘 소자의 제조 방법에 있어서,
    베이스 기판 상에 매몰 산화막을 형성하는 단계;
    상기 베이스 기판이 노출되도록 매몰 산화막의 소정 부분을 식각하는 단계;
    상기 노출된 베이스 기판 상에 에피층을 형성하는 단계;
    상기 매몰 산화막과 에피층 상에 반도체 층을 형성하는 단계;
    상기 반도체 층의 일정 부분을 식각하여 바디층인 반도체 기판을 형성하는 단계;
    상기 반도체 기판 상에 게이트 영역, 드레인 영역 및 소오스 영역을 형성하는 단계; 및
    상기 바디층, 게이트 영역, 드레인 영역 및 소오스 영역에 각각 바디 전극, 게이트 전극, 드레인 전극 및 소오스 전극을 형성하는 금속 배선 단계를 포함하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  6. 제 5 항에 있어서, 상기 매몰 산화막은
    50 Å 이상의 두께로 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 매몰 산화막은
    선형 산화막 또는 열 산화막인 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  8. 제 6 및 제 7 항에 있어서, 상기 매몰 산화막은
    베이스 기판이 에피층을 통하여 반도체 기판 상에 형성된 소오스 영역과 접촉되도록 식각되는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  9. 제 5 항에 있어서, 상기 반도체 층은
    500 Å이상의 두께로 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  10. 제 5 항 및 제 9 항에 있어서, 상기 에피층과 반도체 층은
    에피택셜 성장시켜서 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  11. 제 10 항에 있어서, 상기 에피층과 반도체 층을 형성하는 방법은
    베이스 기판을 에피택셜 성장시켜서 매몰 산화막의 두께까지 에피층을 형성하는 단계와,
    상기 에피층과 매몰 산화막 상에 반도체 층을 형성하는 단계를 포함하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  12. 제 11 항에 있어서, 상기 에피층은
    베이스 기판을 매몰 산화막의 두께 이상으로 성장시킨 후에 에치백을 하여 매몰 산화막의 두께로 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  13. 제 11 항에 있어서, 상기 반도체 층은
    에피층을 두껍게 성장시킨 후에 에치백을 하여 일정 두께로 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  14. 제 10 항에 있어서, 상기 에피층과 반도체 층은
    매몰 산화막 상에 에피택셜 성장으로 실리콘 층을 두껍게 형성한 후에 화학적 기계 연마 공정으로 연마함으로써, 에피층과 반도체 층을 동시에 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  15. 제 5 항에 있어서, 상기 소오스 전극, 바디 전극 및 드레인 전극은
    상기 소오스 전극과 바디 전극은 서로 연결되고,
    상기 드레인 전극은 소오스 전극과 바디 전극에 연결되지 않도록 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  16. 제 5 항에 있어서, 상기 소오스 전극, 바디 전극 및 드레인 전극은
    각각 서로 연결되지 않고, 콘택 두께를 달리하여 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  17. 제 5 항에 있어서, 상기 금속 배선 단계는
    베이스 기판과 접촉되도록 기판 콘택 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 기판 콘택 전극은
    반도체 기판과 접촉되지 않고, 매몰 산화막을 통하여 베이스 기판과 직접 접촉되도록 형성하는 것을 특징으로 하는 소오스-바디-기판이 접촉된 이중막 실리콘 소자의 제조 방법.
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