JPH10150204A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH10150204A
JPH10150204A JP9230927A JP23092797A JPH10150204A JP H10150204 A JPH10150204 A JP H10150204A JP 9230927 A JP9230927 A JP 9230927A JP 23092797 A JP23092797 A JP 23092797A JP H10150204 A JPH10150204 A JP H10150204A
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gate electrode
layer
film
body extension
mos transistor
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Tomoaki Shino
智彰 篠
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Abstract

(57)【要約】 【課題】ボディ延長部を有するＭＯＳＦＥＴに固有な寄
生容量を低減すること。 【解決手段】２つのソース・ドレイン（ｎ+ 型拡散層）
で挟まれた領域のシリコン層１０３につながり、かつそ
の上に第１ゲート電極１０５が存在しないようにボディ
延長部１２０を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板に形成
され、チャネルが形成される領域の電位を制御できるＭ
ＯＳトランジスタを有する半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】絶縁膜上に単結晶シリコン膜を形成して
なるいわゆるＳｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ
（ＳＯＩ）構造の基板（ＳＯＩ基板）は、高性能の半導
体装置を実現できる基板として古くから研究の対象とな
っている。近年のウェハ技術の発展にともないその応用
方法が盛んに議論されるようになってきた。
【０００３】ＳＯＩ基板を用いた従来の高性能トランジ
スタの例として、図１４４にボディ延長部を有するＭＯ
Ｓトランジスタスタを示す。また、図１４５、図１４
６、１４７にそれぞれ従来の他のＭＯＳトランジスタ
（特開平６−８５２６２）の斜視図、断面図、平面図を
示す。
【０００４】ここで、ボディとは、ソース・ドレイン
（ｎ+ 型拡散層）に挟まれ、表面にＭＯＳトランジスタ
のチャンネルが形成される部分である。ｎチャンネル型
のＭＯＳトランジスタの場合、ＳＯＩに低濃度のｐ型不
純物をドープしたｐ型シリコン層となる。
【０００５】また、ボディ延長部とは、ソース・ドレイ
ンに挟まれた部分ではないが、ボディと接続されている
ｐ型シリコン層である。
【０００６】ｎチャンネル型の場合、ソース・ドレイン
はＳＯＩに高濃度のｎ型不純物をドープしたｎ型シリコ
ン領域となる。最近では、ソース・ドレインのチャンネ
ルに接する領域に低濃度のｎ型不純物をドープした構
造、つまりＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造が用いられることも多い。
【０００７】ソース・ドレインを形成するためのイオン
注入は、ゲート電極を形成した後にゲート電極およびレ
ジストパターンをマスクとして行なわれる。また、ボデ
ィ延長部の一部に、ゲート電極およびレジストパターン
をマスクに用いてコンタクト層としてｐ+ 型拡散層を形
成する。
【０００８】図１４５の素子の場合、図１４７に示すよ
うに、ｐ+ 型拡散層はアルミニウム配線を介してゲート
電極に接続してボディに接続される。図１４４の素子の
場合も同様である。
【０００９】これらのＭＯＳトランジスタは、ｐ+ 型拡
散層に印加する電圧によりボディの電位を制御できるの
で、ＳＯＩ基板を用いた場合に問題となる基板浮遊効果
を抑制することができる。また、ゲート電極とボディに
同じ電圧を印加すると、ゲート電圧の上昇に伴ってしき
い値電圧が低下し、ドレイン電流が増加するので、バル
ク基板に形成した同じ電源電圧のＭＯＳトランジスタよ
りも、高速なトランジスタが可能となる。
【００１０】しかしながら、この種のボディ延長部を有
するＭＯＳトランジスタには次のような問題がある。
【００１１】（第１の問題）まず、従来の素子構造で
は、ボディ延長部上にもゲート酸化膜を介してゲート電
極が配設されており、その面積の分だけ容量が増加して
しまう。ボディ延長部は本来チャンネルとして利用され
る部分ではないので、ゲート酸化膜ほどの薄い酸化膜を
キャパシタ絶縁膜とするキャパシタを形成する必要がな
い。すなわち、このキャパシタは寄生容量であり、本来
の高速動作性を妨げる原因となる。
【００１２】（第２の問題）図１４４、図１４５の太黒
線で示した部分、つまり、ソース・ドレイン（ｎ+型拡
散層）とボディ延長部（ｐ型拡散層）との境界部分（以
下、寄生ゲートエッジという）に起因する問題がある。
【００１３】寄生ゲートエッジには、ソース・ドレイン
（ｎ+ 型拡散層）とボディ延長部（ｐ型拡散層）との接
合による寄生容量（ｐｎ接合容量）が形成される。ま
た、ゲート電極とソース・ドレインとの寄生容量（ゲー
ト・ドレイン容量およびゲート・ソース容量）も増加し
てしまう。これらの寄生容量により高速動作という性能
を十分発揮できない。また、その接合によりリーク電流
も増加してしまうため、低消費電力化の点でも不利とな
る。
【００１４】（第３の問題）ソース・ドレイン（ｎ+ 型
拡散層）とボディ延長部（ｐ+ 型拡散層）とで挟まれた
部分のゲート電極下部のボディ延長部（ｐ型拡散層）
は、不純物がほとんど導入されていない高抵抗のシリコ
ン層（ＳＯＩ）である。この結果、ボディ延長部のシー
ト抵抗は高くなり、トランジスタの高速動作という特長
を十分に発揮することができない。
【００１５】ｐ+ 型拡散層をチャネルエッジ側に形成す
れば、その分高抵抗のボディ延長部（ｐ型拡散層）は減
る。しかし、ソース・ドレイン（ｎ+ 型拡散層）をイオ
ン注入する際に使用するマスクに合わせずれが生じる
と、ｎ型不純物がｐ+ 型拡散層に注入される恐れがあ
る。したがって、ｐ+ 型拡散層をチャネルエッジ側に形
成して、高抵抗のボディ延長部（ｐ型拡散層）を減らす
方法には限界がある。
【００１６】ＳＯＩ基板ではシリコン層が薄いため低抵
抗化は特に重要な課題となる。低抵抗化を図るために、
金属を自己整合的に張り付けるという、いわゆるサリサ
イド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）
化が通常行なわれる。
【００１７】サリサイド化は、従来、ゲート電極を形成
した後にシリコン基板表面を露出させ、露出したシリコ
ン基板表面に金属を張り付けることによって行なわれて
いた。したがって、ゲート電極下部の露出しないボディ
延長部は、サリサイド化することができなかった。
【００１８】（第４の問題）図１４５の素子では、一方
のチャンネルエッジ側にしかボディ延長部は形成されて
おらず、この場合、チャンネル幅が大きくなるに従い他
方のチャンネルエッジ付近のボディの電位制御が困難に
なることが知られている。このような問題は、両側のチ
ャンネルエッジにそれぞれボディ延長部を形成して両側
からボディの電位を制御することにより解消できる。
【００１９】ここで、層間絶縁膜にコンタクトホールを
開口し、アルミニウム配線によりゲート電極とボディ延
長部（ｐ+ 型拡散層）とを接続する図１４７に示す素子
構造では、中央にコンタクトホールと同程度の開口部を
有するゲート電極が必要となる。この場合、開口部が所
定位置からずれても不都合が起こらないように、ゲート
電極を大きくする必要がある。したがって、ボディ延長
部が増えるとその分素子面積が増加し、高集積化が困難
になる。また、ボディ延長部が増える分だけ、コンタク
トホールやアルミニウム配線の配置の自由度も低くな
る。
【００２０】
【発明が解決しようとする課題】上述の如く、ボディ延
長部を設け、チャネルが形成される領域の電位を制御す
るＳＯＩ基板に形成された従来のＭＯＳトランジスタ
は、そのボディ延長部に起因して種々の問題（第１〜第
４の問題）が生じていた。
【００２１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、このような問題（第１
〜第４の問題）を軽減できる、チャネルが形成される領
域の電位を制御できるＳＯＩ基板に形成されたＭＯＳト
ランジスタを有する半導体装置およびその製造方法を提
供することにある。
【００２２】
【課題を解決するための手段】
［構成］上記目的を達成するために、本発明に係る半導
体装置（請求項１）は、絶縁層上に形成された半導体層
と、この半導体層上にゲート絶縁膜を介して配設された
第１ゲート電極と、この第１ゲート電極を挟むように前
記半導体層の表面に形成された１対のソース・ドレイン
拡散層と、これらのソース・ドレイン拡散層で挟まれた
領域の前記半導体層につながり、かつその上に前記第１
ゲート電極が存在しないように形成された基板電位制御
層と、前記第１ゲート電極に接するように配設された第
２ゲート電極とを備えたことを特徴とする。
【００２３】また、本発明に係る半導体装置（請求項
２）は、絶縁層上に形成された半導体層と、この半導体
層上にゲート絶縁膜を介して配設されたゲート電極と、
このゲート電極を挟むように前記半導体層の表面に形成
された１対のソース・ドレイン拡散層と、これらのソー
ス・ドレイン拡散層で挟まれた領域の前記半導体層につ
ながり、かつ該半導体層とつながる部分の幅が前記ゲー
ト電極により定義されるチャネル長と同じになるように
形成された基板電位制御層とを備えたことを特徴とす
る。
【００２４】また、本発明に係る半導体装置（請求項
３）は、絶縁層上に形成された半導体層と、この半導体
層上にゲート絶縁膜を介して配設された第１ゲート電極
と、この第１ゲート電極を挟むように前記半導体層の表
面に形成された１対のソース・ドレイン拡散層と、前記
２つのソース・ドレイン拡散層で挟まれた領域の前記半
導体層につながり、かつその上に前記第１ゲート電極が
存在しないように形成された基板電位制御層と、前記第
１ゲート電極に接するように配設され、かつ直接または
導電性部材を介して前記基板電位制御層に接続した第２
ゲート電極とを備えたことを特徴とする。
【００２５】また、本発明に係る他の半導体装置（請求
項４）は、絶縁層上に形成された半導体層と、この半導
体層上にゲート絶縁膜を介して配設された第１ゲート電
極と、この第１ゲート電極を挟むように前記半導体層の
表面に形成された１対ソース・ドレイン拡散層と、前記
２つのソース・ドレイン拡散層で挟まれた領域の前記半
導体層につながり、かつその上に前記第１ゲート電極が
存在しないように形成された基板電位制御層と、前記第
１ゲート電極に接するように配設され、かつ前記基板電
位制御層に接続し、かつ前記基板電位制御層の上面との
接触面積が前記基板電位制御層の側面との接触面積より
も大きい第２ゲート電極とを備えていることを特徴とす
る。
【００２６】ここで、前記基板電位制御層の側面と第２
ゲート電極との接触面積はゼロでも良い。
【００２７】また、本発明に係る他の半導体装置（請求
項５）は、絶縁層上に形成された半導体層と、この半導
体層上にゲート絶縁膜を介して配設された第１ゲート電
極と、この第１ゲート電極を挟むように前記半導体層の
表面に形成された１対ソース・ドレイン拡散層と、前記
２つのソース・ドレイン拡散層で挟まれた領域の前記半
導体層につながり、かつその上に前記第１ゲート電極が
存在しないように形成された基板電位制御層と、前記第
１ゲート電極との境界側の前記基板電位制御層の上面上
に設けられた段差緩和層と、前記第１ゲート電極に接す
るように配設され、かつ前記段差緩和層をまたがって前
記基板電位制御層に接続した第２ゲート電極とを備えて
いることを特徴とする。
【００２８】ここで、段差緩和層は導電性材料で形成さ
れていることが好ましい。これにより、段差緩和層を設
けることによる、第２ゲート電極と基板電位制御層との
接触面積の減少を防止できるようになる。
【００２９】また、本発明に係る半導体装置の製造方法
（請求項６）は、絶縁層上に形成された半導体層と、こ
の半導体層上にゲート絶縁膜を介して配設された第１ゲ
ート電極と、この第１ゲート電極を挟むように前記半導
体層の表面に形成された１対のソース・ドレイン拡散層
と、これらのソース・ドレイン拡散層で挟まれた領域の
前記半導体層につながった基板電位制御層と、前記第１
ゲート電極に接するように配設された第２ゲート電極と
を備えた半導体装置の製造方法であって、前記第１ゲー
ト電極を形成し、この第１ゲート電極に接するように全
面に前記第２ゲート電極となる導電膜を形成し、次にこ
の導電膜上にマスクパターンを形成し、次のこのマスク
パターンを前記導電膜に転写して前記第２ゲート電極を
形成し、次にこの第２ゲート電極のパターンを前記半導
体層に転写して前記基板電位制御層を形成することを特
徴とする。
【００３０】［作用］本発明（請求項１〜５）によれ
ば、基板電位制御層上に第１ゲート電極が存在しないの
で、基板電位制御層と第１ゲート電極とによる寄生容量
は十分に小さくなる。これにより第１の問題は解決され
る。
【００３１】また、本発明（請求項１〜５）の如きの構
成であれば、第１ゲート電極の側壁にスペーサを形成
し、このスペーサをマスクに用いることにより、基板電
位制御層に高濃度の拡散層や金属層を形成できる。これ
により基板電位制御層のシート抵抗を十分に低くでき
る。これにより第３の問題は解決される。
【００３２】また、本発明（請求項２）によれば、半導
体層につながる部分の基板電位制御層の幅が、ゲート電
極により定義されるチャネル長と同じなので、基板電位
制御層と第２導電型のソース・ドレイン拡散層はｐｎ接
合を形成しない。また、ゲート電極とソース・ドレイン
拡散層との寄生容量も減少する。これにより第２の問題
は解決される。
【００３３】また、本発明（請求項３〜５）によれば、
第２ゲート電極を直接または導電性部材を介して基板電
位制御層に接続することにより、ゲート電極とチャネル
が形成される部分（１対のソース・ドレイン拡散層で挟
まれた領域の半導体層）とを接続するためのコンタクト
ホールが不必要になる。これにより第４の問題は解決さ
れる。
【００３４】また、本発明（請求項４）によれば、第２
ゲート電極と基板電位制御層との接触面積を容易に大き
くできる。すなわち、基板電位制御層の側面と第２ゲー
ト電極との接触面積を大きくするよりも、基板電位制御
層の上面と第２ゲート電極との接触面積を大きくするほ
うがプロセス的に容易である。したがって、本発明によ
れば、第２ゲート電極と基板電位制御層との接触抵抗の
低減化を容易に図れるようになる。
【００３５】また、本発明（請求項５）によれば、段差
緩和層により、第１ゲート電極のエッジ部における第２
ゲート電極の段差被覆性を改善できる。これにより、第
２ゲート電極の断線を防止でき、また第２ゲート電極を
形成するためのレジストパターンの作成も容易になる。
【００３６】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
【００３７】（第１の実施形態：請求項１）図１は、本
発明の第１の実施形態に係るｎチャネル型のＭＯＳトラ
ンジスタの斜視図である。また、図２は、同ＭＯＳトラ
ンジスタの作成に用いる各種マスクパターンを示してい
る。
【００３８】本素子の特徴は、ボディ上にのみゲート酸
化膜を介して第１ゲート電極を配置していることにあ
る。言い換えれば、第１ゲート電極をボディ延長部に配
置しないようにする。したがって、本実施形態によれ
ば、ボディ延長部に寄生容量は形成されず、第１の問題
を解決できる。
【００３９】これを実現するために、本実施形態では、
図２に示す第１ゲート電極除去領域を定義するレジスト
パターンを用いて、ボディ延長部となる予定領域の第１
ゲート電極を除去し、この除去部分に厚膜の酸化膜を埋
め込んで、第１ゲート電極とゲート酸化膜とボディ延長
部とによる寄生容量を小さくする。
【００４０】図１に示した素子の第１ゲート電極の材料
はｎ型ポリシリコンであるが、金属や、シリサイドを用
いても良い。
【００４１】また、ボディ延長部には高濃度のｐ型不純
物をイオン注入する。これはボディ延長部に反転層が形
成され、寄生容量が増大するのを防止するためと、ボデ
ィ延長部のシート抵抗を下げるためである。その際、チ
ャンネルエッジおよびソース・ドレイン付近には適切な
膜厚のスペーサを形成してｐ型不純物をイオン注入する
ことにより、低濃度のｐ型拡散層（ボディ延長部）にす
る。
【００４２】また、後述するように、イオン注入により
ソース・ドレイン（ｎ+ 型拡散層）を形成するとき、ボ
ディ延長部上の分離酸化膜がマスクとなるので、ボディ
延長部にｎ型不純物は導入されない。
【００４３】図２の平面図において、領域Ｍ，Ｎにはボ
ディ延長部であるｐ型拡散層、ｐ+型拡散層が形成され
る。ｘがチャンネル幅となる。
【００４４】領域Ｍの第１ゲート電極を除去しない場
合、領域Ｍにはｐ型拡散層が形成されず、ソース・ドレ
イン（ｎ+ 型拡散層）とｐ型拡散層との接合面積が減少
するので好ましい。しかし、チャネル幅が第１ゲート電
極除去領域と素子領域との間のパターンの合わせずれに
よりばらついてしまうという問題が生ずる。
【００４５】この問題は図１４４、図１４５に示した従
来の構造においても素子領域のレジストパターンとゲー
ト電極のレジストパターンの合わせずれにより生ずる。
【００４６】このように２つのレジストパターンでチャ
ンネル幅を定義するとその合わせずれによりチャンネル
幅がばらついてしまう。本実施形態では、図２の領域
Ｍ，Ｎの第１ゲート電極を、１つのレジストパターンを
マスクに用いたエッチングにより除去するので、チャネ
ル幅がばらつくことはない。その代わりに領域Ｍに形成
されるｐ型拡散層とソース・ドレイン（ｎ+ 型拡散層）
とによる寄生的なｐｎ接合が増加してしまう。この場合
の寄生的なｐｎ接合を抑制する方法については第６の実
施形態で述べる。
【００４７】次に図３〜図８を用いて本実施形態の製造
方法を説明する。各図において図（ａ）、図（ｂ）、図
（ｃ）はそれぞれ図２の平面図のＡ−Ａ´断面図、Ｂ−
Ｂ´断面図、Ｃ−Ｃ´断面図である。
【００４８】工程１−１（図３） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【００４９】次に図２に示した素子領域パターンを定義
するレジストパターン（不図示）を用いて素子分離酸化
膜１１２を形成する。この形成方法は、従来から用いら
れている選択酸化法によって熱酸化膜（素子分離酸化膜
１１２）で形成する方法でも、素子分離領域のシリコン
層１０３を異方性エッチングで除去し、この除去した部
分に酸化膜（素子分離酸化膜１１２）を埋め込む方法で
も良い。
【００５０】工程１−２（図３） 次にしきい値電圧を調整するのに必要なｐ型不純物をシ
リコン層１０３にイオン注入する。次にシリコン層１０
３上に厚さ５〜１０ｎｍ程度のゲート酸化膜１０４を形
成し、その表面にｎ型ポリシリコン膜１０５、厚さ１０
０ｎｍ程度のシリコン窒化膜１０６をＣＶＤ（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によ
り順次形成する。
【００５１】工程１−３（図３） 次に図２に示した第１ゲート電極除去領域パターンを定
義するレジストパターンＲＳ１を形成し、このレジスト
パターンＲＳ１をマスクにしてシリコン窒化膜１０６を
異方性エッチングする。
【００５２】工程１−４（図４） 次にレジストパターンＲＳ１を剥離した後、シリコン窒
化膜１０６をマスクに用いてｎ型ポリシリコン膜１０５
を異方性エッチングする。これにより図２の領域Ｍ，Ｎ
のボディ延長部のシリコン層１０３が露出する。次に前
に述べた目的のために、シリコン層１０３の露出面にｐ
型不純物を導入してボディ延長部（ｐ+型拡散層）を形
成する。
【００５３】工程１−５（図４） 次に工程１−３と工程１−４により形成された溝を埋め
込むのに十分な膜厚の分離酸化膜１１６を全面に形成す
る。
【００５４】工程１−６（図５） 次に分離酸化膜１１６およびシリコン窒化膜１０６を異
方性エッチングによりエッチバックして表面を平坦化す
る。あるいはその代わりにＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研
磨して表面を平坦化しても良い。
【００５５】工程１−７（図６） 次にシリコン窒化膜１０６を選択的に除去する。
【００５６】工程１−８（図６） 次に全面に厚さ１００ｎｍ程度のタングステンシリサイ
ド膜１０８を形成した後、厚さ１００ｎｍ程度のシリコ
ン窒化膜１０９を形成する。タングステンシリサイド膜
１０８は第２ゲート電極となる。
【００５７】工程１−９（図７） 次に図２に示したゲート電極パターンを定義するレジス
トパターンＲＳ２を形成した後、このレジストパターン
ＲＳ２をマスクに用いてシリコン窒化膜１０９を異方性
エッチングする。
【００５８】工程１−１０（図８） 次にレジストパターンＲＳ２を剥離した後、シリコン窒
化膜１０９をマスクに用いてタングステンシリサイド膜
１０８、ｎ型ポリシリコン膜１０５を異方性エッチング
する。
【００５９】こ異方性エッチングは、ボディ延長部上の
分離酸化膜１１６が薄くならない条件で行なう。すなわ
ち、後でソース・ドレインをｎ型不純物のイオン注入に
より形成する際、分離酸化膜１１６がマスクとなって、
ｎ型不純物がボディ延長部に導入されないようにする。
また、分離酸化膜１１６の厚さをゲート酸化膜１０４よ
りも厚くしたことにより寄生容量を小さくできる。
【００６０】工程１−１１ 次に全面に２０ｎｍ程度のシリコン酸化膜を形成した
後、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）を形成するためのイオン注入を行なう。
【００６１】工程１−１２ 次に全面にポリシリコン膜を形成した後、これを異方性
エッチングすることによりゲート電極側壁にスペーサを
形成する。このスペーサおよびゲート電極をマスクにｎ
型不純物をイオン注入して、ソース・ドレイン（ｎ+ 型
拡散層）を形成する。
【００６２】工程１−１３ 次に上記スペーサをＣＤＥ等によりエッチング除去した
後、全面に層間絶縁膜を形成する。次にゲート電極上の
層間絶縁膜にコンタクトホールを開口し、このコンタク
トホールをアルミニウムあるいはタングステン等の金属
電極を埋め込む。最後に、層間絶縁膜上に金属膜を形成
した後、これをパターニングして金属配線を形成する。
【００６３】以上の工程で工程１−９から後の工程は、
通常のＭＯＳトランジスタを形成する工程と同様であ
り、適切な修正を加えた工程を行なってもよい。
【００６４】なお、本実施形態ではｎチャンネル型ＭＯ
Ｓトランジスタの製造方法を述べたが、不純物の導電型
を入れ替えることによりｐチャンネル型のＭＯＳトラン
ジスタにも適用できる。
【００６５】また、両チャンネル型のＭＯＳトランジス
タを同一基板上に形成するＣＭＯＳプロセスでは、レジ
ストマスクを形成してｎチャンネル型のＭＯＳトランジ
スタ領域のみにｐ型不純物を導入し、上記レジストマス
クを剥離した後に同様プロセスをｐチャンネル型のＭＯ
Ｓトランジスタ領域に行なえば良い。
【００６６】（第２の実施形態：請求項１）図９は、本
発明の第２の実施形態に係るｎチャネル型のＭＯＳトラ
ンジスタの斜視図である。また、図１１は、同ＭＯＳト
ランジスタの作成に用いる各種マスクパターンを示して
いる。図１０に本実施形態の変形例のＭＯＳトランジス
タの斜視図、図１２に同ＭＯＳトランジスタの作成に用
いる各種マスクパターンを示す。
【００６７】本実施形態でも、第１の実施形態と同じ効
果を得ることができる。また、第１の実施形態では、ボ
ディ延長部とソース・ドレインの接合が、ソース・ドレ
インの両端に存在したが、本実施形態ではそれを片側に
しているため接合面積が小さい。したがって、ｐｎ接合
容量（寄生容量）をさらに低減できる。
【００６８】図９、図１１において、ｚで示される部分
は、ボディ延長部のレジストパターンとゲートのレジス
トパターンとの合わせずれが生じても、ゲート電極の下
方にシリコン層が存在するように大きくする。
【００６９】この部分は図１４５に示される従来の素子
構造と同じであり、そのｐｎ接合面積は図１２１の素子
のそれと同様であるが、ゲート電極とソース・ドレイン
との寄生容量は低減される。ｐｎ接合面積をさらに縮小
するには、第７の実施形態で述べる方法と組み合わせる
ことにより可能となる。
【００７０】次に図１３〜図１９を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図（ｂ）
はそれぞれ図１１の平面図のＡ−Ａ´断面図、Ｂ−Ｂ´
断面図である。
【００７１】工程２−１（図１３） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【００７２】次にしきい値電圧を調整するのに必要なｐ
型不純物をシリコン層１０３にイオン注入する。シリコ
ン層１０３上に厚さ５〜１０ｎｍ程度のゲート酸化膜１
０４を形成し、その表面にｎ型ポリシリコン膜１０５、
厚さ１００ｎｍ程度のシリコン窒化膜１０６をＣＶＤ法
により順次形成する。
【００７３】工程２−２（図１３） 次に図１１に示した素子領域パターンを定義するレジス
トパターンＲＳ１を形成し、このレジストパターンＲＳ
１をマスクにしてシリコン窒化膜１０６を異方性エッチ
ングする。
【００７４】工程２−３（図１４） 次にレジストパターンＲＳ１を剥離した後、図１１に示
したボディ延長部パターンを定義するレジストパターン
ＲＳ３を形成し、そのレジストパターンＲＳ３およびシ
リコン窒化膜１０６をマスクにしてシリコン層１０３を
異方性エッチングする。
【００７５】工程２−４（図１５） 次にレジストパターンＲＳ３を剥離した後、ゲート酸化
膜１０４に対する異方性エッチングを行なう。これによ
りボディ延長部および素子領域以外の部分のシリコン層
１０３が露出する。
【００７６】工程２−５（図１５） 次にシリコン層１０３に対する異方性エッチングを行な
う。これにより素子領域パターンおよびボディ延長部パ
ターンがシリコン層１０３に転写されるが、素子領域上
にはｎ型ポリシリコン膜１０５、シリコン窒化膜１０６
が残っており、また、ボディ延長部上にゲート酸化膜１
０４が残っている。
【００７７】工程２−６（図１５） 次に全面に厚さ２０ｎｍ程度のシリコン酸化膜１０７を
ＣＶＤ法により形成する。これによりｎ型ポリシリコン
膜１０５の側壁、素子領域のシリコン層１０３の側壁、
ボディ延長部のシリコン層１０３の側壁および上面に酸
化膜１０７が形成される。
【００７８】工程２−７（図１６） 次に厚さ１００ｎｍ程度のポリシリコン膜を形成し、こ
れを異方性エッチングにより第１ゲート電極の側面にス
ペーサ１１４を形成する。次にこのスペーサ１１４およ
びゲート部をマスクにボディ延長部に高濃度のｐ型不純
物をイオン注入して、ボディ延長部（ｐ+ 型拡散層）１
２０を形成する。
【００７９】ボディ延長部に注入した高濃度のｐ型不純
物は、後の熱工程を経るうちにチャンネル方向へ拡散し
てゆく。一方、ソース・ドレインには高濃度のｎ型不純
物が導入され、やはり熱工程によりチャンネル方向へ拡
散してゆく。そのため、本実施形態では、スペーサ１１
４をマスクにｐ型不純物を導入し、スペーサ１１４の膜
厚を調整することにより、高濃度のｐｎ接合ができない
ようにする。
【００８０】ここで、スペーサ１１４の材料としてポリ
シリコンを用いたが、酸化膜、窒化膜、アモルファスシ
リコン、単結晶シリコン、金属、シリサイド等のいずれ
か、あるいはその組み合せを用いても良い。
【００８１】工程２−８（図１７） 次にスペーサ１１４をケミカルドライエッチング（ＣＤ
Ｅ：ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎｇ）法を用
いて剥離する。次に全面に素子分離酸化膜１１２を形成
した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌ Ｐｏｌｉｓｈｉｎｇ）法により素子分離酸化膜１
１２を研磨して、シリコン窒化膜１０６の表面を露出さ
せる。
【００８２】この工程で形成した素子分離酸化膜１１２
は、ボディ延長部１２０と後工程で形成する第２ゲード
電極を分離するための分離酸化膜も兼ねる。
【００８３】工程２−９（図１８、図１９） 次にシリコン窒化膜１０６を選択的に剥離する。なお、
図１９（ａ）は図１１のＣ−Ｃ´断面図、同図（ｂ）は
図１８（ａ）の丸印で囲んだ部分の拡大断面図である。
【００８４】工程２−１０（図１８、図１９） 次に全面に厚さ１００ｎｍ程度のタングステンシリサイ
ド膜１０８、厚さ１００ｎｍ程度のシリコン窒化膜１０
９を順次形成する。タングステンシリサイド膜１０８は
第２ゲート電極となる。
【００８５】工程２−１１（図１８、図１９） 次に図１１に示しゲート電極パターンを定義するレジス
トパターンを形成した後、このレジストパターンをマス
クに用いてシリコン窒化膜１０９を異方性エッチングす
る。この後、上記レジストパターンを剥離する。
【００８６】工程２−１２（図１８、図１９） 次にシリコン窒化膜１０９をマスクに用いてタングステ
ンシリサイド膜１０８およびｎ型ポリシリコン膜１０５
を異方性エッチングする。
【００８７】工程２−１３ 次に全面に厚さ２０ｎｍ程度のシリコン酸化膜を形成し
た後、ＬＤＤ（ｎ- 型拡散層）を形成するためのイオン
注入を行なう。
【００８８】工程２−１４ 次に全面にポリシリコン膜を形成した後、これを異方性
エッチングすることによりゲート電極側壁にスペーサを
形成する。このスペーサおよびゲート電極をマスクにｎ
型不純物をイオン注入して、ソース・ドレイン（ｎ+ 型
拡散層）を形成する。この後、上記スペーサをＣＤＥ等
によりエッチング除去する。
【００８９】工程２−１５ 次に全面に層間絶縁膜を形成した後、ゲート電極上の層
間絶縁膜にコンタクトホールを開口し、このコンタクト
ホールをアルミニウムあるいはタングステン等の金属電
極を埋め込む。最後に、層間絶縁膜上に金属膜を形成し
た後、これをパターニングして金属配線を形成する。
【００９０】以上の工程で工程２−１３から後の工程
は、通常のＭＯＳトランジスタを形成する工程と同様で
あり、適切な修正を加えた工程を行なっても良い。
【００９１】なお、本実施形態ではｎチャンネル型ＭＯ
Ｓトランジスタの製造方法を述べたが、不純物の導電型
を入れ替えることによりｐチャンネル型のＭＯＳトラン
ジスタにも適用できる。
【００９２】また、両チャンネル型のＭＯＳトランジス
タを同一基板上に形成するＣＭＯＳプロセスでは、レジ
ストマスクを形成してｎチャンネル型のＭＯＳトランジ
スタ領域のみにｐ型不純物を導入し、上記レジストマス
クを剥離した後に同様プロセスをｐチャンネル型のＭＯ
Ｓトランジスタ領域に行なえば良い。
【００９３】（第３の実施形態：請求項２）図２０は、
本発明の第３の実施形態に係るｎチャネル型のＭＯＳト
ランジスタの斜視図である。また、図２１は、同ＭＯＳ
トランジスタの作成に用いる各種マスクパターンを示し
ている。
【００９４】本実施形態の特徴は、ボディに接続する箇
所のボディ延長部の幅がゲート電極の幅、つまり、チャ
ンネル長と同じである点である。ここで、ボディに接続
する箇所のボディ延長部の幅とは、図２１にｄで示す箇
所のチャネル長方向の寸法である。言い換えれば、図１
４４、図１４５に示した従来の素子構造における寄生ゲ
ートエッジを０とすることを特徴とする。これによりボ
ディ延長部とソース・ドレインのｐｎ接合面積が減り、
接合容量および接合リークを低減できるようになる。ま
た、ゲート・ドレイン容量も減少する。
【００９５】なお、図２０にはゲート電極がｎ型ポリシ
リコンの単層膜を示したが、ポリシリコン、金属もしく
はシリサイドの単層膜、またはポリサイドもしくはポリ
メタルなどの２層膜でも良い。
【００９６】次に図２２〜図２６を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図
（ｂ）、図（ｃ）はそれぞれ図２１の平面図のＡ−Ａ´
断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【００９７】工程３−１（図２２） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【００９８】次にしきい値電圧を調整するのに必要なｐ
型不純物をシリコン層１０３にイオン注入する。次にシ
リコン層１０３上に厚さ５〜１０ｎｍ程度のゲート酸化
膜１０４を形成し、その表面にｎ型ポリシリコン膜１０
５、厚さ１００ｎｍ程度のシリコン窒化膜１０６をＣＶ
Ｄ法により順次形成する。
【００９９】工程３−２（図２２） 次に図２１に示したゲート電極パターンを定義するレジ
ストパターンＲＳ２を形成し、このレジストパターンＲ
Ｓ２をマスクにしてシリコン窒化膜１０６を異方性エッ
チングする。
【０１００】工程３−３（図２３） 次にレジストパターンＲＳ２を剥離した後、シリコン窒
化膜１０６をマスクに用いてｎ型ポリシリコン膜１０５
を異方性エッチングして、ゲート電極を形成する。
【０１０１】工程３−４（図２３） 図２１に示した素子領域パターンを定義するレジストパ
ターンＲＳ１を形成し、このレジストパターンＲＳ１を
マスクにしてゲート酸化膜１０４およびシリコン層１０
３を異方性エッチングする。
【０１０２】このとき、フィールド領域のシリコン層１
０３のうち、その上にゲート電極１０５がある領域は、
ゲート電極１０５上のシリコン窒化膜１０６がマスクと
なって、ｎ型ポリシリコン膜１０５は異方性エッチング
されないので、ゲート電極１０５、ゲート酸化膜１０
４、シリコン層１０３という構造ができる。
【０１０３】この工程により、図２３（ｂ）で示される
ように、ボディに接続する箇所のボディ延長部（ｐ型拡
散層）がゲート電極１０５の下方に自己整合的に形成さ
れ、その幅はゲート電極１０５の幅、つまり、チャンネ
ル長と同じになる。
【０１０４】工程３−５（図２４） 次にレジストパターンＲＳ１を剥離した後、全面に厚さ
２０ｎｍ程度のシリコン酸化膜１０７をＣＶＤ法により
形成する。これによりｎ型ポリシリコン膜１０５の側
壁、素子領域のシリコン層１０３の側壁、ボディ延長部
のシリコン層１０３の側壁および上面に酸化膜１０７が
形成される。次にｎ型不純物のイオン注入によりＬＤＤ
（ｎ- 型拡散層）１２２を形成する。
【０１０５】工程３−６（図２５） 次に全面にポリシリコン膜を形成した後、これを異方性
エッチングすることにより、ゲート部側壁にスペーサ１
１４を形成する。
【０１０６】次にスペーサ１１４、ゲート部および図示
しないレジストマスクをマスクに用いてｎ型不純物のイ
オン注入によりソース・ドレイン（ｎ+ 型拡散層）１２
１を形成し、続いて上記レジストマスクを剥離し、スペ
ーサ１１４、ゲート部および図示しない別のレジストマ
スクをマスクに用いたｐ型不純物のイオン注入によりボ
ディ延長部（ｐ+ 型拡散層）１２０を形成する。ソース
・ドレイン１２１とボディ延長部１２０の形成の順番は
逆でも良い。
【０１０７】工程３−７ 次に上記スペーサ１１４をＣＤＥ等によりエッチング除
去した後、全面に層間絶縁膜を形成する。次にゲート電
極上の層間絶縁膜にコンタクトホールを開口し、このコ
ンタクトホールをアルミニウムあるいはタングステン等
の金属電極を埋め込む。最後に、層間絶縁膜上に金属膜
を形成した後、これをパターニングして金属配線を形成
する。
【０１０８】以上の工程で工程３−５から後の工程は、
通常のＭＯＳトランジスタを形成する工程と同様であ
り、適切な修正を加えた工程を行なっても良い。
【０１０９】なお、本実施形態ではｎチャンネル型ＭＯ
Ｓトランジスタの製造方法を述べたが、不純物の導電型
を入れ替えることによりｐチャンネル型トランジスタに
も適用できる。
【０１１０】また、両チャンネル型のＭＯＳトランジス
タを同一基板上に形成するＣＭＯＳプロセスでは、レジ
ストマスクを形成してｎチャンネル型のＭＯＳトランジ
スタ領域のみにｐ型不純物を導入し、レジストを剥離し
た後に同様プロセスをｐチャンネル型トランジスタ領域
に行なえば良い。
【０１１１】なお、工程３−４で素子領域のレジストパ
ターンＲＳ１を形成する際に、下地にゲート電極１０５
による段差があるため、そのままでは露光の解像度が低
下し、設計通りのレジストパターンＲＳ１が得られにく
い。このような不都合は上記工程３−３、工程３−４の
代わりに、次の工程３−３´、工程３−４´を採用する
ことにより軽減できる。
【０１１２】工程３−３´（図２６） まず、工程３−２の後に、図２１に示した素子領域を定
義するレジストパターンＲＳ１を形成し、このレジスト
パターンＲＳ１をマスクにしてｎ型ポリシリコンを異方
性エッチングする。
【０１１３】このとき、下地段差は、ゲート電極パター
ンが転写されたシリコン窒化膜１０６だけであるので、
工程３−３に比べて小さくなり、露光の解像度の低下は
小さくなる。
【０１１４】また、フィールド領域のシリコン層１０３
のうち、その上にゲート電極１０５がある領域は、ゲー
ト電極１０５上のシリコン窒化膜１０６がマスクとなっ
て、ｎ型ポリシリコン膜１０５は異方性エッチングされ
ないので、ゲート電極１０５、ゲート酸化膜１０４、シ
リコン層１０３という構造ができる。
【０１１５】工程３−４´ 次に露出しているゲート酸化膜１０４を異方性エッチン
グした後、レジストパターンＲＳ１を剥離する。次にシ
リコン窒化膜１０６をマスクに用いてｎ型ポリシリコン
膜１０５を異方性エッチングする。この段階での断面図
は、図２３の断面図からレジストパターンＲＳ２を取り
除いた図となる。
【０１１６】このエッチングにより素子領域上のｎ型ポ
リシリコン膜１０５にゲート電極パターンが転写され
る。一方、フィールド領域においては、シリコン層１０
３がエッチングされる。
【０１１７】この工程により、図２３（ｂ）で示される
ように、ボディに接続する箇所のボディ延長部がゲート
電極１０５の下方に自己整合的に形成され、その幅はゲ
ート電極１０５の幅、つまり、チャンネル長と同じにな
る。
【０１１８】この後の工程（工程３−５〜工程３−７）
は同じである。
【０１１９】（第４の実施形態：請求項２）図２７は、
本発明の第４の実施形態に係るｎチャネル型のＭＯＳト
ランジスタの斜視図である。また、図２８は、同ＭＯＳ
トランジスタの作成に用いる各種マスクパターンを示し
ている。
【０１２０】第３の実施形態では、ゲート電極の全面が
ゲート酸化膜をキャパシタ絶縁膜とするＭＯＳキャパシ
タとなっている。チャンネル領域のＭＯＳキャパシタは
電界を制御するために本来必要なものであるが、それ以
外領域のＭＯＳキャパシタは寄生容量である。すなわ
ち、第３の実施形態には余分なＭＯＳキャパシタ（寄生
容量）が多い。
【０１２１】本実施形態は、図２７に示すように、チャ
ンネル領域におけるＭＯＳキャパシタ以外には、チャン
ネルに隣接するわずかな領域のみが寄生容量になる。な
お、図２７にはゲート電極がｎ型ポリシリコンの単層膜
を示したが、ポリシリコン、金属もしくはシリサイドの
単層膜、またはポリサイドもしくはポリメタルなどの２
層膜でも良い。
【０１２２】本実施形態では、ゲート電極パターンをゲ
ート電極上のシリコン窒化膜に転写した後、図２８の領
域Ｍ，Ｎのゲート電極材を異方性エッチングにより除去
し、シリコン層（ＳＯＩ）を露出させる。したがって、
ゲート除去領域のシリコン層のうち、その上にゲート電
極パターンを定義するレジストパターンがある領域のシ
リコン層は、ｎ型ポリシリコン膜（ゲート電極）上のシ
リコン窒化膜がマスクとなって、異方性エッチングされ
ないので、ｎ型ポリシリコン膜、ゲート酸化膜、シリコ
ン層という構造ができる。
【０１２３】また、素子領域上のゲート電極としてのｎ
型ポリシリコン膜をエッチングするとき、領域Ｍ，Ｎの
シリコン層がエッチングされる。したがって、チャンネ
ル幅は図２８のｘで示される部分の長さとなる。
【０１２４】領域Ｍをレジストパターンに含めずゲート
電極を除去しない場合、領域Ｍのゲートキャパシタは寄
生容量にはならないので好ましい。しかしながら、チャ
ンネル幅がゲート電極除去領域と素子領域とのパターン
の合わせずれにより、ばらついてしまうという問題が生
ずる。両方の問題を解決する方法は第５〜第７の実施形
態で述べる。
【０１２５】次に図２９〜図３１を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図（ｂ）
はそれぞれ図２８の平面図のＡ−Ａ´断面図、Ｂ−Ｂ´
断面図である。
【０１２６】工程４−１（図２９） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【０１２７】次に図２８に示した素子領域パターンを定
義するレジストパターンを用いて素子分離酸化膜１１２
を形成する。この形成方法は、従来から用いられている
選択酸化法によって熱酸化膜（素子分離酸化膜１１２）
で形成する方法でも、素子分離領域のシリコン層１０３
を異方性エッチングで除去し、この除去した部分に酸化
膜（素子分離酸化膜１１２）を埋め込む方法でも良い。
【０１２８】工程４−２（図２９） 次にしきい値電圧を調整するのに必要なｐ型不純物をシ
リコン層１０３にイオン注入する。次にシリコン層１０
３上に厚さ５〜１０ｎｍ程度のゲート酸化膜１０４を形
成し、その表面にｎ型ポリシリコン膜１０５、厚さ１０
０ｎｍ程度のシリコン窒化膜１０６をＣＶＤ法により順
次形成する。
【０１２９】工程４−３（図２９） 次に図２８に示したゲート電極パターンを定義するレジ
ストパターンＲＳ２を形成し、このレジストパターンＲ
Ｓ２をマスクにしてシリコン窒化膜１０６を異方性エッ
チングする。
【０１３０】工程４−４（図３０） 次に図２８に示したゲート電極除去領域を定義するレジ
ストパターンＲＳ４を形成し、このレジストパターンＲ
Ｓ４をマスクに用いてｎ型ポリシリコン膜１０５を異方
性エッチングする。
【０１３１】ここで、前に説明したように、領域Ｍ，Ｎ
内でもゲート電極パターンがある領域は、シリコン窒化
膜１０６がマスクとなってｎ型ポリシリコン膜１０５が
異方性エッチングされないので、ｎ型ポリシリコン膜１
０５、ゲート酸化膜１０４、シリコン層１０３という構
造ができている。
【０１３２】工程４−５（図３１） 次に露出しているゲート酸化膜１０４を異方性エッチン
グにより除去した後、レジストパターンＲＳ４を剥離す
る。次に図２８に示したゲート電極領域パターンを有す
るレジストパターンＲＳ２を用いてｎ型ポリシリコン１
０５を異方性エッチングする。このエッチングにより素
子領域上のｎ型ポリシリコン膜１０５にゲート電極パタ
ーンが転写される。また、領域Ｍ，Ｎのシリコン層１０
３がエッチングされる。
【０１３３】この工程により、図３１（ｂ）で示される
ように、ボディに接続する箇所のボディ延長部（ｐ型拡
散層）がゲート電極１０５の下方に自己整合的に形成さ
れ、その幅はゲート電極１０５の幅、つまり、チャンネ
ル長と同じになる。
【０１３４】この後の工程は第３の実施形態のそれと同
様である。
【０１３５】（第５の実施形態：請求項１，２）図３２
は、本発明の第５の実施形態に係るｎチャネル型のＭＯ
Ｓトランジスタの斜視図である。また、図３３は、同Ｍ
ＯＳトランジスタの作成に用いる各種マスクパターンを
示している。
【０１３６】第１ゲート電極はボディ延長部のパターン
によってパターニングされる。本実施形態の第１の特徴
は、図３２に示すように、第１の実施形態の特徴と同様
にボディ延長部上に第１ゲート電極を配置しないことに
ある。これにより従来の構造で問題であったゲートとボ
ディ延長部の寄生容量が低減される。また、ボディ延長
部の低抵抗化も実現することができる。
【０１３７】第２の特徴は、第３の実施形態の特徴と同
様にボディ延長部の幅が第１ゲート電極の幅と同じであ
ることにある。これにより寄生ゲートエッジが無くなる
ので、接合容量、接合リーク、およびゲート・ドレイン
容量が低減される。
【０１３８】第２ゲート電極は第１ゲート電極よりも太
く形成されている。これは第１ゲート電極と第２ゲート
電極を別のレジストパターンで形成するため、パターン
の合わせずれを考慮して、第２ゲート電極を必ず第１ゲ
ート電極の上面の全領域に接触させるためである。第２
ゲート電極は第１ゲート電極と接続さえしていれば良い
ので、その引き出し部は拡散層を横切ってもよい。
【０１３９】次に図３４〜図３９を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図
（ｂ）、図（ｃ）はそれぞれ図２の平面図のＡ−Ａ´断
面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【０１４０】工程５−１（図３４） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【０１４１】次にしきい値電圧を調整するのに必要なｐ
型不純物をシリコン層１０３にイオン注入する。次にシ
リコン層１０３上に厚さ５〜１０ｎｍ程度のゲート酸化
膜１０４を形成し、その表面にｎ型ポリシリコン膜１０
５、厚さ１００ｎｍ程度のシリコン窒化膜１０６をＣＶ
Ｄ法により順次形成する。
【０１４２】工程５−２（図３４） 次に図３３に示したボディ延長部パターンを定義するレ
ジストパターン（不図示）を形成し、このレジストパタ
ーンをマスクにしてシリコン窒化膜１０６を異方性エッ
チングする。次に上記レジストパターンを剥離した後、
シリコン窒化膜１０６をマスクにしてｎ型ポリシリコン
膜１０５を異方性エッチングする。この結果、上記レジ
ストパターンはｎ型ポリシリコン膜１０５に転写される
ことになる。
【０１４３】工程５−３（図３４） 次に全面に厚さ２０ｎｍ程度のシリコン酸化膜１０７を
形成した後、イオン注入法を用いてＬＤＤ（ｎ- 型拡散
層）１２２を形成する。次に全面にポリシリコン膜を形
成し、これを異方性エッチングすることにより、ゲート
側面にスペーサを形成する。次にこのスペーサおよびゲ
ート部をマスクに用いてシリコン層３に高濃度のｎ型不
純物イオンを注入して、ソース・ドレイン（ｎ+ 型拡散
層）１２１を形成する。この後、上記スペーサをＣＤＥ
等によりエッチング除去する。
【０１４４】工程５−４（図３５） 次に全面にシリコン酸化膜１１８を形成した後、これを
シリコン窒化膜１０６の表面が露出するまでＣＭＰ法を
用いて研磨して表面を平坦化する。この平坦化は必要で
あれば、異方性エッチングによるシリコン酸化膜１１８
のエッチバックと組み合わせて行なう。
【０１４５】工程５−５（図３５） 次に全面に別のシリコン窒化膜１０６を形成する。次に
図３３に示した素子領域を定義するレジストパターンＲ
Ｓ１を形成する。
【０１４６】工程５−５ 次にレジストパターンＲＳ１をマスクに用いて、ｎ型ポ
リシリコン膜１０５およびシリコン層１０３が露出する
までシリコン窒化膜１０６、シリコン酸化膜１０７，１
１８を異方性エッチングする。
【０１４７】工程５−５（図３６） 次にレジストパターンＲＳ１を剥離した後、シリコン窒
化膜１０６をマスクに用いてｎ型ポリシリコン膜１０５
を異方性エッチングする。この結果、フィールド領域の
シリコン層１０３がエッチング除去され、ボディ延長部
のゲート酸化膜１０４が露出する。
【０１４８】工程５−６（図３７） 次に全面に厚さ２０ｎｍ程度のシリコン酸化膜１０７を
ＣＶＤ法により形成する。これによりｎ型ポリシリコン
膜１０５の側壁、素子領域のシリコン層１０３の側壁、
ボディ延長部のシリコン層１０３の側壁および上面に酸
化膜１０７が形成される。
【０１４９】工程５−７（図３７） 次に全面に厚さ１００ｎｍ程度のポリシリコン膜を形成
し、これを異方性エッチングすることにより、第１ゲー
ト電極の側面にスペーサ１１４を形成する。次にスペー
サ１１４をマスクに用いたｐ型不純物のイオン注入によ
り、ボディ延長部（ｐ+ 型拡散層）１２０を自己整合的
に形成する。
【０１５０】工程５−８（図３８） 次にスペーサ１１４をＣＤＥ法により剥離する。次に全
面に素子分離酸化膜１１２を形成した後、ＣＭＰ法によ
り素子分離酸化膜１１２を研磨してシリコン窒化膜１０
６の表面を露出させる。
【０１５１】工程５−９（図３９） 次にシリコン窒化膜１０６を選択的に剥離する。
【０１５２】工程５−１０（図３９） 次に全面に厚さ１００ｎｍ程度の第２ゲート電極として
のタングステンシリサイド１０８、厚さ１００ｎｍ程度
のシリコン窒化膜１０９を順次形成する。
【０１５３】工程５−１１（図３９） 次に図３２に示したゲート電極パターンを定義するレジ
ストパターンを形成した後、このレジストパターンをマ
スクに用いてシリコン窒化膜１０９を異方性エッチング
する。この後、上記レジストパターンを剥離する。
【０１５４】工程５−１２（図３９） 次にシリコン窒化膜１０９をマスクに用いてタングステ
ンシリサイド膜１０８異方性エッチングして、第２ゲー
ト電極を形成する。
【０１５５】この後の工程は第１の実施形態の工程１−
１１から後の工程と同様である。
【０１５６】（第６の実施形態：請求項１，２）図４０
は、本発明の第６の実施形態に係るｎチャネル型のＭＯ
Ｓトランジスタの斜視図である。また、図４１は、同Ｍ
ＯＳトランジスタの作成に用いる各種マスクパターンを
示している。
【０１５７】本実施形態の第１の特徴は、図４０に示す
ように、第１の実施形態の特徴と同様にボディ延長部上
に第１ゲート電極を配置しないことにある。これにより
従来の構造で問題であったゲートとボディ延長部の寄生
容量が低減される。また、ボディ延長部の低抵抗化も実
現することができる。
【０１５８】第２の特徴は、第３の実施形態の特徴と同
様にボディ延長部の幅が第１ゲート電極の幅と同じであ
ることにある。これにより寄生ゲートエッジが無くなる
ので、接合容量、接合リーク、およびゲート・ドレイン
容量が低減される。
【０１５９】次に図４２〜図４４を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図
（ｂ）、図（ｃ）はそれぞれ図２の平面図のＡ−Ａ´断
面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【０１６０】工程６−１（図４２） 第１の実施形態の工程１−１から工程１−９と同じ工程
を行なう。
【０１６１】工程６−２（図４２） 次にシリコン窒化膜１０９をマスクに用いてタングステ
ンシリサイド膜１０８を異方性エッチングする。ここ
で、第１の実施形態の場合とは異なり、このエッチング
はタングステンシリサイド膜１０８のみをエッチング
し、素子領域上のｎ型ポリシリコン膜１０５をエッチン
グしないようにエッチング時間を調節する。 工程６−３（図４３） 次に図４１に示した分離酸化膜除去領域を定義するレジ
ストパターンＲＳ５を形成し、このレジストパターンＲ
Ｓ５をマスクにして分離酸化膜１１６を選択的に異方性
エッチングする。このエッチングは第１ゲート電極１０
８上のシリコン窒化膜１０９をエッチングしない条件で
行なう。
【０１６２】このエッチングにより分離酸化膜除去領域
パターン内のボディ延長部のシリコン層１２を露出させ
る。このとき、ソース・ドレイン領域のシリコン層１０
３は、ｎ型ポリシリコン膜１０５がマスクになって露出
しない。また、ボディ延長部のシリコン層１２０でも、
タングステンシリサイド膜（第２ゲート電極）１０８が
ある部分は、その上のシリコン窒化膜１０９がマスクと
なっているので、タングステンシリサイド膜（第２ゲー
ト電極）１０８、分離酸化膜１１６、シリコン層１２と
いう構造ができている。
【０１６３】工程６−４（図４４） 次にレジストパターンＲＳ５を剥離した後、露出してい
るｎ型ポリシリコン膜１５を異方性エッチングにより除
去する。この異方性エッチングによって素子領域上のｎ
型ポリシリコン膜１０５にゲート電極パターンが転写さ
れる。一方、ボディ延長部のシリコン層１２０もエッチ
ングされる。
【０１６４】この工程により図４４（ｂ）に示すよう
に、ボディに接続する箇所のボディ延長部（ｐ型拡散
層）がゲート電極の下方に自己整合的に形成され、その
幅はゲート電極の幅、つまり、チャンネル長と同じにな
る。
【０１６５】工程６−５ この後の工程は第１の実施形態の工程１−１１から後の
工程で同様である。
【０１６６】（第７の実施形態：請求項１，２）図４５
は、本発明の第７の実施形態に係るｎチャネル型のＭＯ
Ｓトランジスタの斜視図である。また、図４６は、同Ｍ
ＯＳトランジスタの作成に用いる各種マスクパターンを
示している。
【０１６７】本実施形態の第１の特徴は、図４５に示す
ように、第１の実施形態の特徴と同様にボディ延長部上
に第１ゲート電極を配置しないことにある。これにより
従来の構造で問題であったゲートとボディ延長部の寄生
容量が低減される。また、ボディ延長部の低抵抗化も実
現することができる。
【０１６８】第２の特徴は、第２の実施形態の特徴と同
様にボディ延長部の幅が第１ゲート電極の幅と同じであ
ることにある。これにより寄生ゲートエッジが無くなる
ので、接合容量、接合リーク、およびゲート・ドレイン
容量が低減される。
【０１６９】本素子の構造は、まず、ボディ延長部とゲ
ート電極のパターンの合わせずれを考慮し、図４６のｚ
で示される分だけボティ延長部を太く形成し、次いでゲ
ート電極をパターニングするときに図４６のｙで示され
る領域のシリコン層をエッチング除去することにより実
現できる。
【０１７０】次に図４７〜図４９を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図
（ｂ）、図（ｃ）はそれぞれ図２の平面図のＡ−Ａ´断
面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【０１７１】工程７−１（図４７） まず、第２の実施形態の工程２−１から工程２−１１と
同じ工程を行なう。
【０１７２】工程７−２（図４７） 次にシリコン窒化膜１０９をマスクにしてタングステン
シリサイド膜１０８を異方性エッチングする。ここで、
第２の実施形態の場合とは異なり、このエッチングはタ
ングステンシリサイド膜１０８のみをエッチングし、素
子領域上のｎ型ポリシリコン膜１０５をエッチングしな
いよう時間を調節する。
【０１７３】工程７−３（図４８） 次に図４６に示した分離酸化膜除去領域パターンを定義
するレジストパターンＲＳ５を形成する。このレジスト
パターンＲＳ５は合わせずれを考慮し、素子領域より大
きめの領域が露出するようにする。
【０１７４】次にレジストパターンＲＳ５をマスクにし
て素子分離酸化膜１１２を選択的に異方性エッチングす
る。特にシリコン窒化膜１０９がエッチングされないよ
うにする。
【０１７５】このエッチングにより、分離酸化膜除去領
域パターン内のボディ延長部のシリコン層１２０が露出
する。また、ソース・ドレイン領域のシリコン層１０３
はｎ型ポリシリコン膜１０５がマスクになって露出しな
い。また、ボディ延長部のシリコン層１０３でもタング
ステンシリサイド膜（第２ゲート電極）１０８がある部
分は、その上のシリコン窒化膜１０９がマスクとなって
いるので、タングステンシリサイド膜（第２ゲート電
極）１０８、分離酸化膜１１６、シリコン層１２０とい
う構造ができている。
【０１７６】工程７−４（図４９） 次にレジストパターンＲＳ５を剥離した後、露出してい
るｎ型ポリシリコン膜１５を異方性エッチングにより除
去する。この異方性エッチングによって素子領域上のｎ
型ポリシリコン膜１０５にゲート電極パターンが転写さ
れる。一方、ボディ延長部のシリコン層１２０もエッチ
ングされる。
【０１７７】この工程により図４９（ｂ）に示すよう
に、ボディに接続する箇所のボディ延長部（ｐ型拡散
層）がゲート電極１０５の下方に自己整合的に形成さ
れ、その幅はゲート電極１０５の幅、つまり、チャンネ
ル長と同じになる。
【０１７８】工程７−５ この後の工程は第２の実施形態の工程２−１３から後の
工程で同様である。
【０１７９】ここで、素子分離酸化膜１１２を埋め込ん
だ後、第１ゲート電極１０５を異方性エッチングによっ
てパターニングするという第２の実施形態のような製造
方法の場合、第１ゲート電極１０５が図１９（ｂ）で示
したような逆テーパー形状となるため、部分ｐの酸化膜
がマスクとなって部分ｑの第１ゲート電極をエッチング
することができないという問題がある。この問題はボテ
ィ延長部がない通常のトランジスタにも共通する問題で
ある。
【０１８０】しかし、本実施形態によれば、分離酸化膜
除去領域を定義するためのレジストパターンＲＳ５を用
い、素子領域の周囲の素子分離酸化膜１１２をエッチン
グ除去するという工程があるため、上記問題を解消され
る。
【０１８１】（第８の実施形態：請求項１）図５０は、
本発明の第８の実施形態に係るｎチャネル型のＭＯＳト
ランジスタの斜視図である。
【０１８２】本実施形態の特徴は、第１ゲート電極の側
壁に形成したスペーサをマスクにしてボディ延長部に高
濃度の拡散層および金属を貼り付けること（サリサイド
化）により、低抵抗化を実現することにある。特に、従
来ではできなかったゲート電極の下方のボティ延長部を
サリサイド化する点が特徴である。このような構造を実
現するには、第１の実施形態の特徴であるボティ上にの
み第１ゲート電極を配置しているという構造が必要であ
る。
【０１８３】次に図５１、図５２を用いて本実施形態の
製造方法を説明する。なお、ＭＯＳトランジスタの作成
に用いる各種マスクパターンは、第２の実施形態のそれ
と同じものを使用する。上記構造を実現できるなら他の
マスクパターンを使用しても良い。また、各図において
図（ａ）、図（ｂ）はそれぞれ図１１、図１２の平面図
のＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。
【０１８４】工程８−１（図５１） まず、第２の実施形態の工程２−１から工程２−５と同
じ工程を行なう。
【０１８５】工程８−２（図５１） 次に全面に厚さ１００ｎｍ程度のシリコン窒化膜を形成
し、これを異方性エッチングすることにより、第１ゲー
ト電極１０５の側面にスペーサ１１３を形成する。次に
スペーサ１１３をマスクに用いたｐ型不純物のイオン注
入により、ボディ延長部（ｐ+ 型拡散層）１２０を自己
整合的に形成する。
【０１８６】工程８−３（図５１） 次にシリコン層１０３の露出面に自己整合的に金属膜を
形成する。例えば、全面にチタン膜を形成した後、アニ
ール処理により露出しているシリコン層１０３とチタン
膜とを合金化して、チタンシリサイド膜１１０を形成す
る。この後、ＳＨ処理により未反応のチタン膜を選択的
に剥離する。このようにして露出したシリコン表面にチ
タンシリサイド膜１１０を自己整合的に形成することが
できる。なお、全面に形成する金属膜はチタン膜に限ら
ず、選択的な貼り付けのできるものであれば、タングス
テン膜、コバルト膜、ニッケル膜等でも良い。
【０１８７】工程８−４（図５２） 次にスペーサ１１３およびシリコン窒化膜１０６を選択
的に剥離する。
【０１８８】工程８−５（図５２） 次に全面に素子分離酸化膜１１２を形成した後、ＣＭＰ
法により素子分離酸化膜１１２を研磨して、ｎ型ポリシ
リコン膜１０５を露出させる。
【０１８９】工程８−６ この後の工程は第２の実施形態の工程２−１０から後の
工程で同様である。
【０１９０】本実施形態では、第２ゲート電極のパター
ニングより以前にシリサイド化の工程を行なっているの
で、第２ゲート電極１０８がボティ延長部１２０でパタ
ーニングされたシリコン層１０３の上層を横切っても寄
生トランジスタが形成されることはない。したがって、
本実施形態の応用例として、例えば、ゲート電極の下方
を横切る配線が可能である。これにより素子の平面配置
の自由度が大きく増加し、チップの面積を減らすことが
できる。
【０１９１】本実施形態では、ボティ延長部１２０に直
接金属を貼り付けた。この場合、シリサイド化の工程で
シリコン層１０３の消費が多いと、シリコン層１０３の
一部が消滅し、チタンシリサイド膜１１０とシリコン層
１０３との接触面積が小さくなり、コンタクト抵抗が上
昇するという問題が生じる。
【０１９２】このような問題を回避するためには、例え
ば、ボディ延長部１２０だけが露出しているという性質
を利用し、ボディ延長部１２０にシリコン層を選択成長
させれば良い。これにより選択成長させたシリコン層の
厚さの分だけ、厚膜のシリサイド膜を形成できるので、
低抵抗化を実現できる。
【０１９３】（第９の実施形態：請求項２，３，４）図
５３は、本発明の第９の実施形態に係るｎチャネル型の
ＭＯＳトランジスタの斜視図である。また、図５４は、
同ＭＯＳトランジスタの作成に用いる各種マスクパター
ンを示している。
【０１９４】本実施形態の特徴は、ボディ延長部が第１
ゲート電極の側壁においてサリサイドによって接続され
ていることにある。従来の素子構造とは異なり、ゲート
電極とボディとを接続するためのコンタクトホールが不
必要なため、面積は従来のままで両側のボディ延長部と
ゲート電極とを接続している。従来の素子構造ではソー
ス・ドレインとボディ延長部とがｐｎ接合を形成してい
るのに対し、本実施形態ではｐｎ接合がないためより高
速な動作を実現することができる。
【０１９５】次に図５５〜図６１を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図（ｂ）
はそれぞれ図５４の平面図のＡ−Ａ´断面図、Ｂ−Ｂ´
断面図である。
【０１９６】工程９−１（図５５） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【０１９７】次にしきい値電圧を調整するのに必要なｐ
型不純物をシリコン層１０３にイオン注入する。シリコ
ン層１０３上に厚さ５〜１０ｎｍ程度のゲート酸化膜１
０４を形成し、その表面にｎ型ポリシリコン膜１０５、
タングステンシリサイド膜１０８、厚さ１００ｎｍ程度
のシリコン窒化膜１０６をＣＶＤ法により順次形成す
る。
【０１９８】工程９−２（図５５） 次に図５４に示したゲート電極パターンを定義するレジ
ストパターンを形成し、このレジストパターンをマスク
にしてシリコン窒化膜１０６を異方性エッチングする。
次に上記レジストパターンを剥離した後、シリコン窒化
膜１０６をマスクにしてタングステンシリサイド膜１０
８、ｎ型ポリシリコン膜１０５を異方性エッチングす
る。
【０１９９】工程９−３（図５５） 次に全面に厚さ２０ｎｍ程度のシリコン酸化膜を形成し
た後、ｎ型不純物のイオン注入によりＬＤＤ（ｎ- 型拡
散層）１２２を形成する。次に全面にポリシリコン膜を
形成した後、これを異方性エッチングすることにより、
ゲート部側壁にスペーサを形成する。
【０２００】次に上記スペーサをマスクに用いてｎ型不
純物のイオン注入によりソース・ドレイン（ｎ+ 型拡散
層）１２１を形成する。この後、上記スペーサをＣＤＥ
等によりエッチング除去する。
【０２０１】工程９−４（図５５） 次に全面にシリコン酸化膜１１８を形成し、これをＣＭ
Ｐ法により研磨して表面を平坦化する。このとき、ｎ型
ポリシリコン膜１０５上のシリコン窒化膜１０９が露出
しないように研磨量を調節する。
【０２０２】工程９−５（図５６） 次に図５４に示した素子領域パターンを定義するレジス
トパターンＲＳ１を形成する。次にレジストパターンＲ
Ｓ１およびシリコン窒化膜１０６をマスクにしてシリコ
ン酸化膜１１８を選択的に異方性エッチングする。
【０２０３】工程９−６（図５７） 次にレジストパターンＲＳ１を剥離した後、シリコン酸
化膜１１８およびシリコン窒化膜１０６をマスクにして
シリコン層１０３を異方性エッチングする。次に全面に
シリコン窒化膜１０９を形成する。
【０２０４】工程９−７（図５８） 次に全面にポリシリコン膜を形成し、これを異方性エッ
チングすることによりスペーサ１１４を形成する。次に
スペーサ１１４をマスクにしてシリコン窒化膜１０６，
１０９を異方性エッチングする。この結果、ｎ型ポリシ
リコン膜１０５上のシリコン窒化膜１０６，１０９が除
去され、その下のシリサイド膜１０８が露出する。
【０２０５】工程９−８（図５９） 次にシリコン窒化膜１０９、シリコン酸化膜１１８をマ
スクにしてタングステンシリサイド膜１０９、ｎ型ポリ
シリコン膜１０５を異方性エッチングする。このとき、
スペーサ１１４はエッチング除去される。
【０２０６】工程９−９（図６０） 次にｐ型不純物のイオン注入によりボディ延長部１２０
を形成する。ここで、必要ならばゲート電極１０５の側
壁に薄いシリコン酸化膜を形成してからイオン注入を行
なっても良い。
【０２０７】工程９−１０（図６１） 次にボディ延長部１２０上のゲート酸化膜１０４を弗酸
あるいは弗化アンモニウム等の溶液を用いてエッチング
除去する。このとき、工程９−９でｎ型ポリシリコン膜
１０５の側壁に薄いシリコン酸化膜を形成した場合に
は、該シリコン酸化膜も同時に除去される。
【０２０８】次に第１ゲート電極（ｎ型ポリシリコン
膜）１０５、第２ゲート電極（タングステンシリサイド
膜）１０８の側壁およびボディ延長部１２０の表面にチ
タンシリサイド膜１１０を選択的に形成する。これによ
りボディ延長部１２０とゲート電極１０５，１０８が接
続される。
【０２０９】工程９−１１ この後の工程は第１の実施形態の工程１−１１から後の
工程と同様である。
【０２１０】（第１０の実施形態：請求項１，２，３）
図６２は、本発明の第１０の実施形態に係るｎチャネル
型のＭＯＳトランジスタの斜視図である。図６４は、同
ＭＯＳトランジスタの作成に用いる各種マスクパターン
を示している。図６５は、同ＭＯＳトランジスタの作成
に用いる他の各種マスクパターンを示している。また、
図６３に、同ＭＯＳトランジスタの変形例を現す斜視図
を示す。
【０２１１】これらのＭＯＳトランジスタの共通する、
第１〜第１０の実施形態のＭＯＳトランジスタにはない
特徴は、第２ゲート電極を金属またはシリサイドにより
形成するとともに、第２ゲート電極をボディ延長部に直
接またはｐ+ 型ポリシリコンプラグを介して接続するこ
とにある。第１〜第１０の実施形態の場合、第２ゲート
電極はゲート酸化膜を介してボディ延長部と分離されて
いる。
【０２１２】図６２の素子では、第２ゲート電極はボデ
ィ延長部（ｐ+ 型拡散層）に直接接続している。また、
図６３の素子では、第２ゲート電極はｐ+ 型ポリシリコ
ンプラグを介してボディ延長部（ｐ型拡散層）に接続し
ている。
【０２１３】図１２１に示した素子では、ボディ上のゲ
ート電極は、コンタクトホールに埋め込むアルミニウム
配線を介して、ボディ延長部に接続しているが、本実施
形態ではボディ上の第１ゲート電極は、第２ゲート電極
を介してボディ延長部に接続している。
【０２１４】すなわち、本実施形態によれば、ゲート電
極とボディ延長部を接続するために層間絶縁膜にコンタ
クトホールを開口する必要がなく、面積はほぼ従来のま
まで両側のボディ延長部とゲート電極を接続することが
できる。
【０２１５】第２ゲート電極がボディ延長部に接続され
る領域は、第１ゲート電極除去領域パターンの溝と素子
領域パターンとゲート電極パターンの３つのパターンの
共通部分である。合わせずれを考慮して共通部分が必ず
できるようにパターンの大きさを決定しなくてはならな
いが、図６５に示すようにパターン配置にすれば、余分
な面積を極力小さくすることができる。
【０２１６】次に図６６〜図７１を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図（ｂ）
はそれぞれ図６４の平面図のＡ−Ａ´断面図、Ｂ−Ｂ´
断面図、Ｃ−Ｃ´断面図である。
【０２１７】工程１０−１（図６６） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【０２１８】次に図６４に示した素子領域パターンを定
義するレジストパターンを用いて素子分離酸化膜１１２
を形成する。この形成方法は、従来から用いられている
選択酸化法によって熱酸化膜（素子分離酸化膜１１２）
で形成する方法でも、素子分離領域のシリコン層１０３
を異方性エッチングで除去し、この除去した部分に酸化
膜（素子分離酸化膜１１２）を埋め込む方法でも良い。
【０２１９】工程１０−２（図６６） 次にしきい値電圧を調整するのに必要なｐ型不純物をシ
リコン層１０３にイオン注入する。次にシリコン層１０
３上に厚さ５〜１０ｎｍ程度のゲート酸化膜１０４を形
成し、その表面にｎ型ポリシリコン膜１０５、厚さ１０
０ｎｍ程度のシリコン窒化膜１０６をＣＶＤ法を用いて
順次形成する。
【０２２０】工程１０−３（図６６） 図６４に示した第１ゲート除去領域を定義するレジスト
パターンＲＳ４を形成し、このレジストパターンＲＳ４
をマスクにしてシリコン窒化膜１０６を異方性エッチン
グする。
【０２２１】工程１０−４（図６７） 次にレジストパターンＲＳ４を剥離した後、シリコン窒
化膜１０６をマスクに用いてｎ型ポリシリコン膜１０５
を異方性エッチングする。次に露出しているゲート酸化
膜１０４および素子分離酸化膜１１２をエッチング除去
して、図６４に示したレジストパターンＲＳ４をマスク
に用いたエッチングにより形成された溝の部分のシリコ
ン層１０３を露出させる。
【０２２２】工程１０−５（図６７） 次に熱酸化により露出しているｎ型ポリシリコンの側
壁、ならびにシリコン層１０３の側面および上面に酸化
膜１０７を形成する。
【０２２３】工程１０−６（図６８） 次に厚さ５０ｎｍ程度のポリシリコン膜を形成し、これ
を異方性エッチングすることにより、スペーサ１１４ｂ
を形成する。
【０２２４】工程１０−７（図６８） 次にレジストパターンＲＳ４をマスクに用いたエッチン
グにより形成された溝の部分のシリコン層１０３にｐ型
不純物をイオン注入して、ボディ延長部（ｐ+型拡散
層）１２０を形成する。次に異方性エッチングを用いて
スペーサ１１４ｂをエッチバックしてスペーサ１１４ｂ
とｎ型ポリシリコン膜の高さを揃える。
【０２２５】工程１０−８（図６９） 次に異方性エッチングあるいは弗酸、弗化アンモニウム
などを用いたウエットエッチングにより露出しているシ
リコン酸化膜１０７を除去する。
【０２２６】工程１０−９ この後の工程は第１の実施形態の工程１−７から後の工
程と同様である。工程１−８でボディ延長部（ｐ+ 型拡
散層）１２０に直接する接続する第２ゲート電極となる
タングステンシリサイド膜１０８が形成される。図６９
に、ｐ型ポリシリコン膜１０５、タングステンシリサイ
ド膜１０８をゲート電極状にパターニングした段階の断
面図を示す。
【０２２７】なお、図６３に示した変形例のＭＯＳトラ
ンジスタの製造方法は以下の通りである。
【０２２８】まず、工程１０−１〜工程１０−６を行な
う。次に工程１０−７を省略して工程１０−８を行な
う。次に第１ゲート電極除去領域のレジストパターンを
マスクに用いたエッチングにより形成された溝を埋め込
むだけのアンドープの厚膜のポリシリコン膜を形成し、
これをｎ型ポリシリコン膜１０５の高さまでエッチバッ
クする。この段階での断面を図７０に示す。
【０２２９】次に上記アンドープのポリシリコン膜にｐ
型不純物をイオン注入する。この後の工程は第１の実施
形態の工程１−７から後の工程と同様である。図７１
に、ｎ型ポリシリコン膜１０５、タングステンシリサイ
ド膜１０８をゲート電極状にパターニングした段階の断
面図を示す。
【０２３０】（第１１の実施形態：請求項１，２，３）
図７２は、本発明の第１１の実施形態に係るｎチャネル
型のＭＯＳトランジスタの斜視図である。図７６は、同
ＭＯＳトランジスタの作成に用いる各種マスクパターン
を示している。また、図７３〜図７５にそれぞれ同ＭＯ
Ｓトランジスタの第１〜第３の変形例を現す斜視図を示
す。
【０２３１】これらのＭＯＳトランジスタの共通する、
第１〜第１０の実施形態のＭＯＳトランジスタにはない
特徴は、第２ゲート電極を金属またはシリサイドにより
形成するとともに、第２ゲート電極をボディ延長部に直
接またはプラグを介して接続することにある。
【０２３２】第１０の実施形態の製造方法では、第１ゲ
ート除去領域パターンを定義するレジストパターンで形
成する溝と素子領域パターンとゲート電極パターンの３
つのパターンの共通部分において、第２ゲート電極がボ
ディ延長部に接続された。
【０２３３】そのため、３つのパターンの合わせずれに
より、接触面積がばらついてしまうという不都合があ
る。これを解決するために、合わせずれを考慮してパタ
ーンの大きさを決定すると、余分な面積が増加してしま
う。
【０２３４】本実施形態では、第２ゲート電極とボディ
延長部との接触面積が、工程途中で形成するポリシリコ
ン膜や絶縁膜スペーサの膜厚で一意に決まり、パターン
の合わせずれに依存しない。したがって、本実施形態に
よれば、余分な面積を第１０の実施形態よりも少なくで
きる。
【０２３５】図７２の素子構造において、ボディ延長部
の幅は、第３の実施形態と同様に、第１ゲート電極の幅
と第２ゲート電極の幅は同じである。ボディ延長部のチ
ャンネルエッジからの長さは、工程途中に形成するポリ
シリコンスペーサや絶縁膜スペーサの厚さで決まる。
【０２３６】ポリシリコンプラグは、ｐ+ 型ポリシリコ
ンプラグとｉ型ポリシリコンプラグにより形成されてい
る。ｉ型ポリシリコンプラグはその下方のボディ延長部
とソース・ドレインが高濃度のｐｎ接合を形成しないよ
うにするための緩衝部である。また、ｐ+ 型ポリシリコ
ンプラグは第２ゲート電極とオーミック接触を取るため
のコンタクト部である。
【０２３７】図７３の素子構造では、第１ゲート電極と
ボディ延長部のｉ型ポリシリコンプラグとの間に絶縁膜
スペーサが設けられているので、第１ゲート電極中のｎ
型不純物がｉ型ポリシリコンプラグに拡散するのを防止
できる。したがって、第１ゲート電極中のｎ型不純物の
拡散に起因するしきい値電圧の変動を抑制できる。絶縁
膜スペーサの材料は窒化物でも酸化物でも良い。
【０２３８】図７４の素子構造では、第２ゲート電極の
パターン形成時に段差を少なくするために埋め込み酸化
膜を形成した例である。
【０２３９】図７５の素子構造では、図７４の構造にあ
るようなｉ型のポリシリコンプラグは存在せず、ボディ
延長部の面積を極小化した例である。
【０２４０】ｐ+ 型シリコンプラグは、第２ゲート電極
と接する部分の濃度が高くなるように、ポリシリコン膜
に高濃度のｐ型不純物をドープして形成するが、そのｐ
型不純物が拡散しすぎてボディ延長部とソース・ドレイ
ンの接合リークが増加しないよう熱工程を最適化する。
【０２４１】次に図７７〜図８２を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図
（ｂ）、図（ｃ）はそれぞれ図７６の平面図のＡ−Ａ´
断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【０２４２】工程１１−１（図７７） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【０２４３】次にしきい値電圧を調整するのに必要なｐ
型不純物をシリコン層１０３にイオン注入する。次にシ
リコン層１０３上に厚さ５〜１０ｎｍ程度のゲート酸化
膜１０４を形成し、その表面にｎ型ポリシリコン膜１０
５、厚さ１００ｎｍ程度のシリコン窒化膜１０６をＣＶ
Ｄ法により順次形成する。
【０２４４】工程１１−２（図７７） 図７６に示した素子領域パターンを定義するレジストパ
ターンＲＳ１を形成し、このレジストパターンＲＳ１を
マスクにしてシリコン窒化膜１０６を異方性エッチング
する。
【０２４５】工程１１−３（図７８） 次にレジストパターンＲＳ１を剥離した後、シリコン窒
化膜１０６をマスクにしてｎ型ポリシリコン膜１０５、
ゲート酸化膜１０４を異方性エッチングする。 工程１１−４（図７８） 次に厚さ１００ｎｍから２００ｎｍ程度のアンドープの
ポリシリコン膜を形成した後、このポリシリコン膜１２
５、シリコン層１０３にｐ型不純物をイオン注入して、
ボディ延長部１２０（ｐ+ 型拡散層）、ｐ+ 型ポリシリ
コン膜（ｐ+ 型ポリシリコンプラグ）１２５ｐ、ポリシ
リコン膜（ｉ型ポリシリコンプラグ）１２５を形成す
る。
【０２４６】上記イオン注入時、第１ゲート電極１０５
上にはシリコン窒化膜１０６があるので、第１ゲート電
極１０５中にｐ型不純物は導入されない。また、第１ゲ
ート電極１０５の周囲のポリシリコン膜にはその上部に
厚膜のポリシリコン膜があるためｐ型不純物は導入され
ない。この結果、ポリシリコン膜（ｉ型ポリシリコンプ
ラグ）１２５が形成される。このポリシリコン膜（ｉ型
ポリシリコンプラグ）１２５下のシリコン層１０３にも
ｐ型不純物は導入されないので、ソース・ドレインとボ
ディ延長部１２０との間に高濃度のｐｎ接合が形成され
ることはない。 工程１１−５（図７９） 次に全面にシリコン窒化膜を形成し、これを異方性エッ
チングすることによりゲート部側壁にスペーサ１１３ａ
を形成する。
【０２４７】工程１１−６（図７９） 次にシリコン窒化膜１０６、スペーサ１１３ａをマスク
に用いてｐ+ 型ポリシリコン膜１２５ｐ、ポリシリコン
膜１２５、ｐ+ 型ポリシリコン膜１２５、シリコン層１
０３を異方性エッチングする。この結果、所定パターン
のｉ型ポリシリコンプラグ、１２０ｐ+ 型ポリシリコン
プラグ１２５ｐが完成する。
【０２４８】工程１１−７（図８０） 次にシリコン窒化膜１０６、スペーサ１１３ａを選択的
に剥離する。
【０２４９】工程１１−８（図８０） 次に第２ゲート電極となる厚さ１００ｎｍ程度のタング
ステンシリサイド膜（第２ゲート電極）１０８、厚さ１
００ｎｍ程度のシリコン窒化膜１０９を順次形成する。
【０２５０】工程１１−９（図８１） 次に図７６に示したゲート電極パターンを定義するレジ
ストパターンＲＳ２を形成し、このレジストパターンＲ
Ｓ２をマスクにしてシリコン窒化膜１０９を異方性エッ
チングする。
【０２５１】工程１１−１０（図８２） 次にレジストパターンＲＳ２を剥離した後、シリコン窒
化膜１０９をマスクにしてタングステンシリサイド膜
（第２ゲート電極）１０８、ｎ型ポリシリコン膜１０５
を異方性エッチングする。この結果、所定パターンの第
２ゲート電極１０８が完成する。
【０２５２】この後の工程は第１の実施形態の工程１−
１１から後の工程と同様である。
【０２５３】なお、図７４の素子構造を実現するために
は、まず、工程１１−６の後に、素子分離膜１１２を形
成し、ＣＭＰによって素子分離膜１１２を研磨して表面
を平坦化する。この段階での断面を図８３に示す。その
後、工程１１−８から後の工程を行なう。ゲート電極の
パターニングを終えた段階での断面を図８４に示す。 （第１２の実施形態：請求項１，２，３）図８５は、本
発明の第１２の実施形態に係るｎチャネル型のＭＯＳト
ランジスタの斜視図である。なお、同ＭＯＳトランジス
タの作成に用いる各種マスクパターンは第１１の実施形
態のそれ（図７６）と同じである。
【０２５４】本素子の特徴は、フィールド領域の第２ゲ
ート電極の下方にもボディ延長部（ｐ+ 型拡散層）を有
し、このフィールド領域の第２ゲート電極もｐ+ 型ポリ
シリコンプラグ、ｉ型ポリシリコンプラグを介してボデ
ィ延長部（ｐ+ 型拡散層）に接続していることにある。
これにより第２ゲート電極とボディ延長部との接触面積
が大きくなり、コンタクト抵抗が低くなるので、さらに
高速な駆動が可能となる。
【０２５５】次に図８６〜図９３を用いて本実施形態の
製造方法を説明する。各図において図（ａ）、図
（ｂ）、図（ｃ）はそれぞれ図７６の平面図のＡ−Ａ´
断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図である。
【０２５６】工程１２−１（図８６） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【０２５７】次にしきい値電圧を調整するのに必要なｐ
型不純物をシリコン層１０３にイオン注入する。次にシ
リコン層１０３上に厚さ５〜１０ｎｍ程度のゲート酸化
膜１０４を形成した後、その上にポリシリコン膜をＣＶ
Ｄ法により形成し、これにｎ型不純物をイオン注入して
ｎ型ポリシリコン膜１０５する。次にｎ型ポリシリコン
膜１０５上に厚さ１００ｎｍ程度のシリコン窒化膜１０
６をＣＶＤ法により形成する。
【０２５８】工程１２−２（図８６） 次に図７６に示した素子領域パターンを定義するレジス
トパターンを形成し、このレジストパターンをマスクに
してシリコン窒化膜１０６を異方性エッチングする。そ
の後、上記レジストパターンを剥離する。
【０２５９】工程１２−３（図８６） シリコン窒化膜１０６をマスクにｎ型ポリシリコン膜
（第１ゲート電極）１０５を異方性エッチングする。こ
の結果、所定パターンの第１ゲート電極１０５が完成す
る。
【０２６０】工程１２−４（図８６） 次に熱酸化により露出したシリコン層１０３の表面およ
び第１ゲート電極の側壁にシリコン酸化膜１１７を形成
する。次に全面に厚さ５０ｎｍ程度のポリシリコン膜１
１４を形成する。
【０２６１】工程１２−５（図８７） 次にポリシリコン膜１１４を異方性エッチングしてゲー
ト側壁に残置させた後、弗酸または弗化アンモニウム等
を用いたウエットエッチングによりシリコン酸化膜１１
７を除去する。
【０２６２】工程１２−６（図８８） 次に全面に別のポリシリコン膜１２５を形成する。
【０２６３】工程１２−７（図８８） 次にポリシリコン膜１２５、シリコン層１０３にｐ型不
純物をイオン注入して、ボディ延長部１２０（ｐ+ 型拡
散層）、ｐ+ 型ポリシリコン膜（ｐ+ 型ポリシリコンプ
ラグ）１２５ｐを形成する。
【０２６４】上記イオン注入時、第１ゲート電極１０５
上にはシリコン窒化膜１０６があるので、第１ゲート電
極１０５中にｐ型不純物は導入されない。また、ゲート
部周囲のポリシリコン膜１２５は厚いので、その上部だ
けにｐ型不純物が導入され、その下部はアンドープのま
まである。すなわち、ゲート部周囲のポリシリコン膜１
２５のポリシリコン膜１２５はｉ型シリコンプラグとな
る。また、このポリシリコン膜（ｉ型シリコンプラグ）
下のシリコン層１０３にもｐ型不純物は導入されないの
で、ソース・ドレインとボディ延長部１２０との間に高
濃度のｐｎ接合が形成されることはない。
【０２６５】工程１２−８（図８９） 次に全面にシリコン酸化膜１１２を形成した後、フィー
ルド領域のシリコン酸化膜１１２上にストッパとしての
ポリシリコン膜１１９を形成する。次にシリコン酸化膜
１１２をＣＭＰ法を用いて研磨する。この研磨は、ポリ
シリコン膜１１９の研磨レートがシリコン酸化膜１１２
の研磨レートよりも遅くなる条件で行なう。これにより
素子領域のシリコン酸化膜１１２だけが研磨され、素子
領域のｐ+ 型ポリシリコン膜１２５ｐが露出する。
【０２６６】工程１２−９（図９０） 次にポリシリコン膜１２４，１２５ｐをＣＤＥ法により
エッチバックして、素子領域上の第１ゲート電極として
のｎ型ポリシリコン膜１０５とフィールド領域のポリシ
リコン膜１１４，１１４ｐの高さをほぼ揃える。
【０２６７】工程１２−１０（図９１） 次にシリコン酸化膜１１２を異方性エッチングにより除
去した後、シリコン窒化膜１０６を選択的に剥離する。
【０２６８】工程１２−１１（図９１） 次に全面にタングステンシリサイド膜１０８、シリコン
窒化膜１０９を順次形成した後、図７６に示したゲート
電極パターンを定義するレジストパターン（不図示）を
形成し、このレジストパターンをマスクに用いてシリコ
ン窒化膜１０９を異方性エッチングする。その後、上記
レジストパターンを剥離する。
【０２６９】工程１２−１２（図９１） 次にシリコン窒化膜１０９をマスクにしてタングステン
シリサイド膜（第２ゲート電極）１０８をエッチングす
る。この結果、所定パターンの第２ゲート電極１０８が
完成する。
【０２７０】工程１２−１３（図９２） 弗酸または弗化アンモニウム等を用いたウエットエッチ
ングにより、図９２（ｃ）に示すように、ｎ型ポリシリ
コン膜１０５の側壁に形成されていたシリコン酸化膜１
１７を除去する。
【０２７１】これにより次工程でｎ型ポリシリコン膜１
０５を異方性エッチングする際に、ｎ型ポリシリコン膜
１０５がシリコン酸化膜１１７によってマスクされ残っ
てしまうことを防止できる。
【０２７２】なお、異方性エッチングによりｎ型ポリシ
リコン膜１０５の側壁のシリコン酸化膜１１７を選択的
に除去しても良い。
【０２７３】工程１２−１４（図９３） 次にシリコン窒化膜１０９をマスクにしてｎ型ポリシリ
コン膜１０５を異方性エッチングする。このとき、素子
領域においてはゲート酸化膜１０４でエッチングは止ま
るが、フィールド領域においてはシリコン層１０３まで
エッチングが進行し、埋め込み酸化膜１０２でエッチン
グはストップする。
【０２７４】この後の工程は第１の実施形態の工程１−
１１から後の工程と同様である。
【０２７５】（第１３の実施形態：請求項１）図９４
は、本発明の第１３の実施形態に係るＤＲＡＭのメモリ
セルアレイの選択トランジスタを示す斜視図である。ま
た、図９５は、同選択トランジスタの作成に用いる各種
マスクパターンを示している。
【０２７６】本実施形態によれば、ボディ延長部を形成
し、ボディに固定電位を与えることにより、基板の電位
が固定されていないことから生じる問題、例えば、過渡
的なしきい値電圧の低下により生じるリーク電流の増加
を抑制できる。
【０２７７】また、本実施形態によれば、レジストパタ
ーンの形成方法においてＤＲＡＭのメモリセルアレイに
固有の問題を解決できる。
【０２７８】従来のボディ延長部が無いトランジスタの
レイアウトパターンは、図９５の素子領域パターンとな
る。一方、ボディ延長部があるトランジスタのレイアウ
トパターンは、図９５の素子領域パターンにボディ延長
部パターンを加えたものとなる。
【０２７９】この場合、従来法では、上記素子領域パタ
ーンにボディ延長部パターンを加えたパターンを素子領
域パターンとし、この素子領域パターンを定義するレジ
ストパターンを形成し、これをマスクに用いてシリコン
層（ＳＯＩ）をエッチングすることになる。
【０２８０】しかし、ＤＲＡＭのメモリセルアレイで
は、トランジスタ同士の分離幅が最小の素子分離幅Ｆで
あるため、図９５のＧで示される部分の幅はＦ未満とな
る。したがって、従来方法では、図９５の素子領域パタ
ーンにボディ延長部パターンを加えたパターンのレジス
トパターンを形成することができない。
【０２８１】また、図９５のワード線パターンと素子領
域パターンを合わせたパターンを素子領域パターンとし
た場合、ワード線の下部にはｐ型シリコン層が形成さ
れ、１つのワード線に多くの蓄積電極側のソース・ドレ
イン（ｎ型拡散層）が接続されるので、ｐｎ接合リーク
が増大してしまう。また、ワード線とｐ型シリコン層と
の容量も著しく増加してしまう。
【０２８２】そこで、本実施形態では、トランジスタが
形成される領域とボディ延長部の領域を１つのレジスト
パターンで形成せず、それぞれ独立のレジストパターン
で形成する。これにより図９５のＧで示される部分の幅
がＦ／２以下となる素子分離領域を実現できる。したが
って、上述したＤＲＡＭのメモリセルアレイのパターン
固有の問題を解決できる。
【０２８３】次に図９６〜図１０３を用いて本実施形態
の製造方法を説明する。各図において図（ａ）、図
（ｂ）はそれぞれ図９５の平面図のＡ−Ａ´断面図、Ｂ
−Ｂ´断面図である。
【０２８４】工程１３−１（図９６） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。シリコン層１０３の膜厚は５０〜１５０ｎｍ程度が
好ましい。
【０２８５】次にしきい値電圧を調整するのに必要なｐ
型不純物をシリコン層１０３にイオン注入する。次にシ
リコン層１０３上に厚さ５〜１０ｎｍ程度のゲート酸化
膜１０４を形成し、その表面にｎ型ポリシリコン膜１０
５、厚さ１００ｎｍ程度のシリコン窒化膜１０６をＣＶ
Ｄ法により順次形成する。
【０２８６】工程１３−２（図９６） 次に図９５に示した素子領域パターンを定義するレジス
トパターンＲＳ１を形成し、このレジストパターンＲＳ
１をマスクに用いてシリコン窒化膜１０６を異方性エッ
チングする。
【０２８７】工程１３−３（図９７） 次にレジストパターンＲＳ１を剥離する。次にポリシリ
コン１０５のパターニングを行なう。ここで、図９５に
示したボディ延長部を定義するレジストパターンＲＳ３
を形成し、そのパターンをマスクにポリシリコン１０５
を異方性エッチングすると、レジストパターンＲＳ３は
ゲート電極パターンが転写されたシリコン窒化膜１０６
による段差上にも形成する必要があるため、設計通りの
レジストパターンＲＳ３が得られにくい。
【０２８８】そこで、本実施形態では、上記工程３−３
の代わりに、次の工程３−３1 、工程３−３2 を採用す
る。
【０２８９】工程１３−３1 （図９８） レジストパターンＲＳ１を剥離した後、メモリセルアレ
イを埋め込める以上の厚膜のポリシリコン膜１３０をセ
ルアレイに埋込む。次にＣＤＥ法またはＣＭＰ法により
ポリシリコン膜１３０をエッチバックし、シリコン窒化
膜１０６と同じ高さにして、表面を平坦化する。
【０２９０】工程１３−３2 （図９９） 次にボディ延長部パターンを定義するレジストパターン
ＲＳ３を形成し、このレジストパターンＲＳ３をマスク
にしてポリシリコン膜１３０を異方性エッチングする。
【０２９１】工程１３−４（図１００） 次にレジストパターンＲＳ３を除去する。この後、異方
性エッチングを用いて露出しているゲート酸化膜１０４
を除去する。この結果、ボディ延長部となる領域および
素子領域以外のシリコン層１０３、ポリシリコン膜１３
０が露出する。素子領域上のｎ型ポリシリコン膜１０５
上のシリコン窒化膜１０６は消滅していない。
【０２９２】工程１３−５（図１００） 次にシリコン窒化膜１０６をマスクにしてシリコン層１
０３、ポリシリコン膜１３０を異方性エッチングして、
素子領域およびボディ延長部以外の領域のシリコン層１
０３、ポリシリコン膜１３０、ならびにボディ延長部の
ｎ型ポリシリコン１０５を除去する。次に熱酸化により
ｎ型ポリシリコン膜１０５の側壁、シリコン層１０３の
側壁、ボディ延長部のシリコン層１０３の表面にシリコ
ン酸化膜１１７を形成する。
【０２９３】工程１３−６（図１０１） 次に全面に厚さ３０ｎｍ程度のポリシリコン膜を形成
し、これを異方性エッチングしてスペーサ１１４，１１
４ｐを形成した後、ｐ型不純物のイオン注入によりシリ
コン層１０３のうち、ボディ延長部のシリコン層１０３
ｐを選択的にｐ型シリコン層とする。
【０２９４】なお、スペーサ１１４は上記イオン注入に
よりｐ型不純物が導入されなかったスペーサ、スペーサ
１１４ｐはｐ型不純物が導入されたスペーサである。
【０２９５】工程１３−７（図１０２） 次にＣＤＥによりスペーサ１１４，１１４ｐを除去す
る。次に全面に素子分離酸化膜１１２を厚く形成した
後、シリコン窒化膜１０６をストッパに用いて素子分離
酸化膜１１２をＣＭＰ法を用いて研磨して表面を平坦化
する。
【０２９６】工程１３−８（図１０３） 次にＣＤＥによりシリコン窒化膜１０６を選択的に剥離
した後、全面にタングステンシリサイド膜１０８、シリ
コン窒化膜１０９を順次形成する。
【０２９７】工程１３−９（図１０３） 次に図９５に示したワード線パターンを定義するレジス
トパターン（不図示）を形成し、このレジストパターン
をマスクに用いてシリコン窒化膜１０９を異方性エッチ
ングする。この後、上記レジストパターンを剥離する。
【０２９８】工程１３−１０（図１０３） 次にシリコン窒化膜１０９をマスクに用いてｎ型ポリシ
リコン膜（第１ゲート電極）１０５をエッチングする。
この結果、所定パターンの第１ゲート電極１０５が完成
する。
【０２９９】工程１３−１１ この後の工程は通常のＤＲＡＭメモリセルを形成する工
程と同様である。なお、キャパシタはスタック型および
トレンチ型のどちらでも良い。
【０３００】（第１４の実施形態：請求項１，２，３）
図１０４は、本発明の第１４の実施形態に係るＤＲＡＭ
のメモリセルアレイの選択トランジスタを示す斜視図で
ある。また、図１０５は、同トランジスタの作成に用い
る各種マスクパターンを示している。
【０３０１】第１３の実施形態で述べたように、従来法
では、ワード線下にｐ型シリコン層を形成してそれをボ
ディ延長部とすることができなかった。また、前述した
ように、図１２１に示した従来の方法によりゲート電極
とボディ延長部を接続する場合、コンタクトホールおよ
び中央にコンタクトホールと同程度の径の孔の開いたゲ
ート電極を必要とする。
【０３０２】しかし、この方法ではメモリセル面積が増
大し、さらにＤＲＡＭのメモリセルのゲート（ワード
線）は通常最小設計寸法Ｆで形成するため、ゲート電極
の中央が開口されたパターンを形成することは非常に困
難である。
【０３０３】一方、図１０４に示した本実施形態のトラ
ンジスタは、第１１の実施形態のそれと同様に、第２ゲ
ート電極とボディ延長部を、第１ゲート電極の側壁に形
成したｐ+ 型ポリシリコンプラグで接続しているため、
コンタクトホールを必要とせず、非常に微小な面積での
接続を実現することができる。
【０３０４】しかし、第１１の実施形態で説明した図７
５の構造の製造方法は、図７８に示したように、ボディ
延長部のシリコン部分Ｑの上部の酸化膜Ｐがマスクとな
って、ゲート電極パターンをボディ延長部に転写する際
に、シリコン部分Ｑの部分がエッチングされずに、素子
領域の周囲に残ってしまう。
【０３０５】このようなシリコン残留は、図７５に示し
たトランジスタのように、一つの素子領域に一つのゲー
トが走る場合には問題にはならない。しかし、図１０５
に示した素子領域Ｍには２本のワード線が通過するた
め、酸化膜でマスクされてエッチングされずに残ったボ
ディ延長部のシリコンあるいはプラグ材を介して２本の
ワード線がショートしてしまう。
【０３０６】そこで、本実施形態では、図１０５に示し
たようなボディ延長部パターンを採用して、素子分離酸
化膜を埋込む前に、図中、ｘ、ｙで示した部分のボディ
延長部（およびその表面に形成されたポリシリコンプラ
グ）を異方性エッチングにより分離する。
【０３０７】次に図１０６〜図１０９を用いて本実施形
態の製造方法を説明する。各図において図（ａ）、図
（ｂ）はそれぞれ図１０５の平面図のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図である。
【０３０８】工程１４−１（図１０６） まず、第１３の実施形態の工程１３−１、工程１３−２
と同じ工程を行なう。 工程１４−２（図１０６） 次にシリコン窒化膜１０６をマスクにしてｎ型ポリシリ
コン膜１０５を異方性エッチングする。その後、レジス
トパターンＲＳ１を剥離する。
【０３０９】工程１４−３（図１０６） 次に熱酸化によりｎ型ポリシリコン膜１０５の側壁、シ
リコン層１０３の側壁、ボディ延長部のシリコン層１０
３の表面にシリコン酸化膜１１７を形成する。 工程１４−４（図１０６） 次に全面に厚さ３０ｎｍ程度のｐ型ポリシリコン膜を形
成し、これを異方性エッチングして、スペーサ１１５を
形成する。
【０３１０】工程１４−５（図１０７） 次に弗酸あるいは弗化アンモニウム等を用いたウエット
エッチングによりシリコン酸化膜１１７を除去する。次
にメモリセルアレイを埋め込める以上の厚膜のｐ型ポリ
シリコン膜１１５をさらに形成した後、これをＣＤＥま
たはＣＭＰによりエッチバックし、シリコン窒化膜１０
６と同じ高さにする。
【０３１１】工程１４−６（図１０８） 次に図１０５に示したボディ延長部パターンを有するレ
ジストパターンＲＳ３を形成し、このレジストパターン
ＲＳ３およびシリコン窒化膜１０６をマスクに用いてｎ
型ポリシリコン膜１０５、シリコン層１０３、ｐ型シリ
コン膜１１５（ｐ型シリコンプラグ）を異方性エッチン
グする。
【０３１２】工程１４−７ 次にレジストパターンＲＳ３を剥離した後、ｐ型ポリシ
リコン膜１１５をエッチバックしてｎ型ポリシリコンと
同じ高さにする。
【０３１３】工程１４−８ この後の工程は第１３の実施形態の工程１３−７から後
の工程と同じである。ゲート電極を形成した段階での断
面を図１０９に示す。
【０３１４】（第１５の実施形態：請求項１，２，３）
図１１０は、本発明の第１５の実施形態に係るＤＲＡＭ
のメモリセルアレイの選択トランジスタを示す斜視図で
ある。また、図１１１は、同選択トランジスタの作成に
用いる各種マスクパターンを示している。なお、第１４
の実施形態で用いた図１０５に示したマスクパターンを
用いても結果的に同じ構造のものが得られる。
【０３１５】第１２の実施形態のＭＯＳトランジスタで
は、図８５に示したように、非素子領域の第２ゲート電
極の下部にもｐ+ 型シリコン層およびｐ+ 型ポリシリコ
ンプラグが存在する。
【０３１６】これをそのままＤＲＡＭのメモリセルアレ
イに適用すると、ワード線（第２ゲート電極）の下部に
はｐ+ 型シリコン層が形成されることにより、１つのワ
ード線に多くの蓄積電極側のｎ型拡散層が接続され、ｐ
ｎ接合リークが増大してしまう。
【０３１７】そこで、本実施形態では、図１１０で示し
たように、絶縁膜スペーサを素子領域のシリコン層の側
壁に形成した。これにより、図１１１のｘで表わされる
蓄積電極側のｎ型拡散層と、通過ワード線の下部に形成
されるｐ+ 型ポリシリコン（図中、ｙで示した部分）と
は絶縁膜スペーサで絶縁されるので、ｐｎ接合リークは
発生しない。
【０３１８】また、異方性エッチングによってゲート電
極を形成する際にフィールド領域には酸化膜ではなくｐ
型ポリシリコンが埋込まれているので、第１４の実施形
態で説明したようにワード線がショートすることもな
い。
【０３１９】次に図１１２〜図１１６を用いて本実施形
態の製造方法を説明する。各図において図（ａ）、図
（ｂ）は図１１１の平面図のＡ−Ａ´断面図、Ｂ−Ｂ´
断面図である。
【０３２０】次に本実施形態の製造方法を説明する。
【０３２１】工程１５−１（図１１２） まず、第１３の実施形態の工程１３−１から工程１３−
５までと同じ工程を行なう。
【０３２２】工程１５−２（図１１２） 次に第１４の実施形態の工程１４−４を行なう。
【０３２３】工程１５−３（図１１３） 次に弗酸または弗化アンモニウム等を用いたウエットエ
ッチングにより露出しているシリコン酸化膜１１７をエ
ッチングする。次にメモリセルアレイを埋め込める以上
の厚膜の別のｐ型ポリシリコン膜１１５を形成した後、
ＣＤＥ法によりエッチバックし、ｎ型ポリシリコン膜１
０５と同じ高さにする。
【０３２４】この後は、第１３の実施形態の工程１３−
７から後の工程を行なう。ゲート電極を形成した段階で
の断面を図１１４に示す。
【０３２５】以上の工程では、図１１３（ｂ）に示した
ように、ｐ型ポリシリコン膜１１５はボディ延長部の表
面と接続しているが、その接触面積を増やすために、ボ
ディ延長部の側面でも接続させても良い。この方法を以
下に説明する。
【０３２６】まず、工程１５−２の後に、露出している
ゲート酸化膜１０４を異方性エッチングにより除去す
る。次にゲート部周囲のシリコン層１０３を異方性エッ
チングにより除去する。このとき、ｐ型シリコン膜１１
５もエッチングされる。この段階での断面を図１１５に
示す。図に示すように、ボディ延長部の側壁に形成した
シリコン酸化膜１１７がフェンス状に残る。
【０３２７】次に工程１５−３を行なう。この工程で、
弗酸あるいは弗化アンモニウム等を用いたウエットエッ
チングによりフェンス状に残ったシリコン酸化膜１１７
は両側からエッチングされ消滅し、ｐ型ポリシリコン膜
１１５はボディ延長部の側面においても接続される。こ
の段階での断面を図１１６に示す。
【０３２８】（第１６の実施形態：請求項１，２）図１
１７は、本発明の第１６の実施形態に係るＤＲＡＭのメ
モリセルアレイの選択トランジスタを示す斜視図であ
る。
【０３２９】本実施形態では、ボディ延長部（ｐ型シリ
コン）には、ワード線方向に延びたｐ+ 型ポリシリコン
プラグが接続されている。このｐ+ 型ポリシリコンプラ
グ上には分離酸化膜を介してワード線と一体となった第
２ゲート電極（タングステンシリサイド）が設けられて
いる。この第２ゲート電極は第１ゲート電極（ｎ型ポリ
シリコン）と接続されている。この第１ゲート電極は絶
縁膜スペーサによりｐ+ 型ポリシリコンプラグと分離さ
れている。
【０３３０】第１４、第１５の実施形態の場合、ボディ
とワード線（第２ゲート電極）が接続されているため、
ボディにはワード線と同じ電位が与えられる。ワード線
を昇圧するとそれにともないボディの電位も上昇し、し
きい値電圧が下がるため、小さな振幅のワード線電位で
蓄積電極（キャパシタ）の電荷をビット線に取り出すこ
とができる。
【０３３１】一方、ビット線が接続されているソース・
ドレイン（ｎ型拡散層）の電位、および蓄積電極が接続
されているソース・ドレイン（ｎ型拡散層）の電位は、
データ１に対応する高電位レベルとデータ０に対応する
低電位レベルの間の電位をとりうる。
【０３３２】したがって、データの読み書きの動作が行
なわれるためには、ソース・ドレイン（ｎ型拡散層）が
高電位のときでも昇圧されたワード線電位がしきい値電
圧を超えていること、およびソース・ドレイン（ｎ型拡
散層）が低電位のときに、該ｎ型拡散層とボディ（ｐ型
シリコン）とのｐｎ接合が順バイアスされ、ボディとビ
ット線との間に順電流が流れないことの二つが条件とな
る。すなわち、第１４、第１５の実施形態の場合、ワー
ド線の昇圧レベルの上限は、ボディとビット線の順バイ
アス特性によって制限される。
【０３３３】本実施形態では、ボディ延長部と第１、第
２ゲート電極が分離酸化膜、絶縁体スペーサにより絶縁
されているので、ボディとワード線にそれぞれ別々の電
位を与えることができ、ボディとワード線の各々を独立
に制御できる。
【０３３４】ワード線を昇圧させるときにボディの電位
も上昇させるが、ボディ電位は高々ビット線の低電位レ
ベルとする。ワード線はボディの電位とは独立に昇圧レ
ベルの上限を設定できる。これにより、トランジスタの
しきい値電圧の設定、昇圧レベルの設定のマージンを拡
大することができる。
【０３３５】次に図１１８、図１１９を用いて本実施形
態の製造方法を説明する。この製造方法は第７の実施形
態を第１５の実施形態に適用したものである。レジスト
パターンは図１０５、図１１１のいずれでもかまわな
い。各図において図（ａ）、図（ｂ）はそれぞれ図１０
５または図１１１の平面図のＡ−Ａ´断面図、Ｂ−Ｂ´
断面図である。
【０３３６】工程１６−１（図１１８） まず、第１５の実施形態の工程１５−１から工程１５−
３までと同じ工程を行なう。ただし、工程１５−３で、
ｐ型ポリシリコン膜１１５をエッチバックする量は、次
工程で形成する分離離酸化膜１１６の厚さの分だけ下げ
る。
【０３３７】工程１６−２（図１１８） 次に全面に分離酸化膜１１６を形成した後、シリコン窒
化膜１０６をストッパに用いて分離酸化膜１１６をＣＭ
Ｐにより研磨して表面を平坦化する。この分離酸化膜１
１６により、後で形成する第２ゲート電極１０８はｐ+
型ポリシリコンプラグと絶縁される。
【０３３８】この後、必要であれば、分離酸化膜１１６
を酸化してデンシファイする。これは次にタングステン
シリサイド膜を形成する前の自然酸化膜除去処理として
行なう弗酸または弗化アンモニウム等の溶液を用いたウ
エットエッチングにより、分離酸化膜１１６の全てが除
去されないようにするための処理である。
【０３３９】工程１６−３（図１１９） 次に第１３の実施形態１３の工程１３−８と工程１３−
９を行なう。
【０３４０】工程１６−４（図１１９） 次にシリコン窒化膜１０９をマスクにしてタングステン
シリサイド膜１０８を異方性エッチングする。このと
き、タングステンシリサイド膜１０８のみをエッチング
し、素子領域上のｎ型ポリシリコン膜１０５をエッチン
グしないようエッチング時間を調節する。
【０３４１】工程１６−５（図１１９） 次に分離酸化膜１１６を選択的に異方性エッチングす
る。このエッチングはシリコン窒化膜１０９をエッチン
グしない条件で行なう。次にｎ型ポリシリコン膜１０５
に対する異方性エッチングを行なう。この異方性エッチ
ングによって素子領域上のｎ型ポリシリコン１０５にワ
ード線パターンが転写される。一方、非素子領域のワー
ド線領域以外のシリコン層１０３およびｐ型ポリシリコ
ン膜１１５もエッチングされ、ワード線パターンの下部
にボディ延長部が自己整合的に形成される。
【０３４２】なお、本実施形態では各ワード線に整合す
るようにボディ延長部を分離して形成し、ワード線と同
期して時間的に変動する電位を与えられる構造とした
が、第１３の実施形態と同様にボディ延長部を全てのセ
ルトランジスタで共有化し、固定電位を与えてもよい。
【０３４３】（第１７の実施形態：請求項１〜５）図１
２０は、本発明の第１７の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図である。
【０３４４】本素子の第１の特徴は、第２ゲート電極
（タングステンシリサイド）が、ボディ延長部（ｐ+ 型
拡散層）の上面に接続していることにある。第２ゲート
電極とボディ延長部の上面との接触面積を大きくするこ
とは、第２ゲート電極とボディ延長部の側面との接触面
積を大きくすることよりも容易である。したがって、本
実施形態によれば、第２ゲート電極とボディ延長部との
接触抵抗を小さくでき、さらなる高速動作が可能とな
る。
【０３４５】本素子の第２の特徴は、第１ゲート電極
（ｎ型ポリシリコン）との境界側のボディ延長部（ｐ+
型拡散層）上に段差緩和層（ｐ+ 型ポリシリコン）が設
けられ、第２ゲート電極はこの段差緩和層をまたがって
ボディ延長部に接続していることにある。
【０３４６】ここで、段差緩和層は、第１ゲート電極か
ら離れるに従って高さが低くなるように形成されている
ので、第１ゲート電極のエッジ部における第２ゲート電
極の段差被覆性は改善される。これにより、第２ゲート
電極の断線を防止でき、また第２ゲート電極を形成する
ためのレジストパターンの作成も容易になる。
【０３４７】また、段差緩和層を設けることにより、そ
の下のボディ延長部（ｐ+ 型拡散層）がソース・ドレイ
ン（ｎ+ 型拡散層）と接合がしないように形成でき、リ
ーク電流の原因となる高不純物濃度のｐｎ接合が生じな
いようにできる。
【０３４８】また、本実施形態のように、第１ゲート電
極の材料としてｎ型ポリシリコンを使用し、段差緩和層
の材料としてｐ+ 型シリコンを使用することにより、以
下に説明するように素子特性の改善を図ることができ
る。
【０３４９】ｎ型ポリシリコンはｐ型シリコンに比べて
内部電位が高いため、ｎ型ポリシリコン下の半導体は、
ｐ型シリコン下の半導体に比べて、空乏層や反転層が形
成されやすい。
【０３５０】そのため、ボディ延長部（ｐ+ 型拡散層）
上にｎ型ポリシリコンからなる段差緩和層を配置する
と、その下のボディ延長部（ｐ+ 型拡散層）に空乏層や
反転層が形成される。
【０３５１】その結果、寄生容量が増加したり、ｐｎ接
合の拡散電流、空乏層に含まれるの再結合中心による再
結合電流、反転層とその下のボディ延長部との間のバン
ド間トンネル電流などによるリーク電流が増加する。し
たがって、段差緩和層の材料は内部電位が低いｐ+ 型ポ
リシリコンが好ましい。
【０３５２】また、ｎ型ポリシリコンがｐ型シリコンに
比べて内部電位が高いことから、第１ゲート電極の材料
として、ｐ型ポリシリコンを使用すると、しきい値電圧
が高くなり過ぎてしまう。
【０３５３】そのため、第１ゲート電極の材料として、
ｐ型ポリシリコンを使用する場合には、しきい値電圧を
低くするために、チャネル領域にｎ型不純物をドープす
るという、いわゆるカウンタードープが必要になる。
【０３５４】ところが、カウンタードープを行なうと、
チャンネルが基板表面からある探さのところに誘起され
るという、いわゆる埋込みチャンネル型のＭＯＳトラン
ジスタが形成されることになる。
【０３５５】その結果、トランジスタの設計が複雑にな
ったり、あるいは埋込みチャンネル型のためにボディの
電位がチャネルに伝達され難くなったり、あるいは短チ
ャンネル効果の抑制能力が低くなるなどの素子特性の劣
化が起こる。したがって、第１ゲート電極の材料は内部
電位が高いｎ型ポリシリコンが好ましい。
【０３５６】次に図１２１〜図１２８を用いて、本実施
形態のＭＯＳトランジスタの製造方法について説明す
る。図１２１は、同ＭＯＳトランジスタの作成に用いる
各種マスクパターンを示す平面図である。また、図１２
２〜図１２８の各図において、図（ａ）、図（ｂ）、図
（ｃ）はそれぞれ図１２１の平面図のＡ−Ａ´断面図、
Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図に相当する。
【０３５７】工程１７−１（図１２２） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。この後、しきい値電圧を調整するために、シリコン
層１０３のボディにｐ型不純物をイオン注入する。
【０３５８】次にシリコン層１０３上に厚さ５〜１０ｎ
ｍ程度のゲート酸化膜１０４を形成し、その上にポリシ
リコン膜をＣＶＤ法により形成し、これにｎ型不純物を
イオン注入して、第１ゲート電極としてのｎ型ポリシリ
コン膜１０５を形成する。
【０３５９】なお、シリコン層１０３上に厚さ５０ｎｍ
程度のシリコン膜をエピタキシャル成長により形成し、
その上にゲート酸化膜１０４を形成しても良い。
【０３６０】この後、ｎ型ポリシリコン膜１０５上に厚
さ１００ｎｍ程度のシリコン窒化膜１０６をＣＶＤ法に
より形成する。
【０３６１】工程１７−２（図１２２） 次に図１２１に示した素子領域パターンを定義するレジ
ストパターンＲＳ１を形成し、このレジストパターンＲ
Ｓ１をマスクにしてシリコン窒化膜１０６、ｎ型ポリシ
リコン膜１０５を異方性エッチングする。
【０３６２】工程１７−３（図１２３） 次にレジストパターンＲＳ１を剥離した後、ＣＤＥ法等
の等方性エッチング法にて、ｎ型ポリシリコン膜１０５
の側面をエッチングする。このとき、ｎ型ポリシリコン
膜１０５の上面は、シリコン窒化膜１０６により保護さ
れ、エッチングされない。
【０３６３】工程１７−４（図１２４） 次に熱酸化法を用いてｎ型ポリシリコン膜１０５の側壁
にシリコン酸化膜１４０（スペーサ）を形成する、この
とき、露出しているゲート酸化膜１０４上にもシリコン
酸化膜１４０が形成される。
【０３６４】工程１７−５（図１２４） 次に段差緩和層１４１としての厚さ２００ｎｍ程度のア
ンドープのポリシリコン膜を全面に形成した後、このポ
リシリコン膜を異方性エッチングすることにより、ｎ型
ポリシリコン膜１０５の側面に段差緩和層１４１を形成
する。段差緩和層１４１は、スペーサ１４０を介して、
ｎ型ポリシリコン膜１０５の側面に接する。
【０３６５】工程１７−６（図１２５） 次にシリコン窒化膜１０６をマスクにして、シリコン層
１０３にｐ型不純物をイオン注入し、ボディ延長部（ｐ
+ 型拡散層）１２０を形成する。このとき、段差緩和層
（アンドープのポリシリコン膜）１４１にもｐ型不純物
がイオン注入され、低抵抗の段差緩和層（ｐ+ 型ポリシ
リコン）１４１ｐが得られる。
【０３６６】工程１７−７（図１２６） 次に弗酸液または弗化アンモニウム液等の溶液を用いた
ウェットエッチングにより、露出しているシリコン酸化
膜１４０およびその下のゲート酸化膜１０４、ならびに
段差緩和層１４１ｐ下のシリコン酸化膜１４０およびそ
の下のゲート酸化膜１０４を除去する。
【０３６７】工程１７−８（図１２７） 次にシリコン窒化膜１０６を選択的に除去した後、全面
に第２ゲート電極としてのタングステンシリサイド膜１
０８をスバッタ法により形成する。このとき、段差緩和
層１４１ｐ下のシリコン酸化膜１４０が存在しない部分
は中空となる。なお、工程１７−７でシリコン酸化膜１
４０を除去した後、後酸化により除去部分に新たにシリ
コン酸化膜（後酸化膜）を形成しても良い。
【０３６８】工程１７−９（図１２８） 次にタングステンシリサイド膜１０８上にシリコン窒化
膜１０９を形成した後、図１２１に示したゲート電極パ
ターンを定義するレジストパターンＲＳ２を形成し、こ
のレジストパターンＲＳ２をマスクに用いてシリコン窒
化膜１０９、タングステンシリサイド膜１０８、ｎ型ポ
リシリコン膜１０５およびシリコン層１０３、ボディ延
長部１２０のエッチングを行なう。
【０３６９】工程１７−１０ 次に図１２８（ｃ）に示されたフェンス状のシリコン酸
化膜１４０を希弗酸処理により除去する。この後の工程
は、通常のＭＯＳトランジスタを形成する工程と同様で
ある。
【０３７０】（第１８の実施形態：請求項１〜５）次に
図１２９は、本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの斜視図である。
【０３７１】本素子の第１の特徴は、段差緩和層（ｐ+
型ポリシリコン）がボディ延長部（ｐ+ 型拡散層）に直
接接していることにある。これにより、第１７の実施形
態よりも、ボディ延長部（ｐ+ 型拡散層）と第２ゲート
電極（タングステンシリサイド）との接触抵抗を低くで
きる。第１７の実施形態の場合、段差緩和層（ｐ+ 型ポ
リシリコン）の下部は中空または絶縁膜であり、段差緩
和層（ｐ+ 型ポリシリコン）はボディ延長部（ｐ+ 型拡
散層）に直接接していない。
【０３７２】本素子の第２の特徴は、第１ゲート電極
（ｎ型ポリシリコン）およびソース・ドレイン（ｎ+ 型
拡散層）にチタンシリサイド膜（不図示）が自己整合的
に形成され、第１ゲート電極（ｎ型ポリシリコン）およ
びソース・ドレイン（ｎ+ 型拡散層）のシート抵抗の低
減化が図れていることにある。
【０３７３】次に図１３０〜図１３５を用いて、本実施
形態のＭＯＳトランジスタの製造方法について説明す
る。
【０３７４】図１３０〜図１３５の各図において、図
（ａ）、図（ｂ）、図（ｃ）はそれぞれ図１２１の平面
図のＡ−Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図
に相当する。また、同ＭＯＳトランジスタの作成に用い
る各種マスクパターンは、第１７の実施形態のそれ（図
１２１）と同じである。
【０３７５】工程１８−１ まず、第１７の実施形態の工程１７−１（図１２２）か
ら工程１７−５（図１２４）と同じ工程を行なう。
【０３７６】工程１８−２（図１３０） 次に弗酸液または弗化アンモニウム液等の溶液を用いた
ウェットエッチングにより、露出しているシリコン酸化
膜１４０およびその下のゲート酸化膜１０４、ならびに
段差緩和層１４１下のシリコン酸化膜１４０およびその
下のゲート酸化膜１０４を除去する。
【０３７７】次に段差緩和層１４１下の隙間をアンドー
プのポリシリコン膜１４２で埋め込む。このようなポリ
シリコン膜１４２は、例えば厚さ５０ｎｍ程度のアンド
ープのポリシリコン膜を全面に形成した後、このポリシ
リコン膜をＣＤＥなどの等方性エッチングによりエッチ
バックすることにより形成できる。
【０３７８】工程１８−３（図１３１） 次にシリコン窒化膜１０６をマスクにして、シリコン層
１０３にｐ型不純物をイオン注入して、ｐボディ延長部
（ｐ+ 型拡散層）１２０を形成する。このとき、段差緩
和層（アンドープのポリシリコン膜）１４１、アンドー
プのポリシリコン膜１４２にもｐ型不純物がイオン注入
され、低抵抗の段差緩和層（ｐ+ 型ポリシリコン膜）１
４１ｐ、ｐ+ 型ポリシリコン膜１４２ｐが得られる。こ
のｐ+ 型ポリシリコン膜１４２ｐは、段差緩和層（ｐ+
型ポリシリコン膜）１４１ｐとともに段差緩和層を構成
する。このようにしてボディ延長部１２０に直接接続す
る段差緩和層１４１ｐ，１４２ｐが完成する。
【０３７９】工程１８−４（図１３２） 次にシリコン窒化膜１０６を選択的に除去した後、全面
にシリコン窒化膜１４３を形成する。
【０３８０】工程１８−４（図１３３） 次に図１２１に示したゲート電極パターンを定義するレ
ジストパターンＲＳ２を形成した後、このレジストパタ
ーンＲＳ２をマスクにして、シリコン窒化膜１４３、ｎ
型ポリシリコン膜１０５およびボディ延長部１２０を異
方性エッチングする。
【０３８１】工程１８−５（図１３４） 次にレジストパターンＲＳ２を剥離した後、図１３３
（ｃ）に示されたフェンス状のシリコン酸化膜１４０を
例えば希弗酸処理により除去する。次に第１ゲート電極
１０５およびシリコン層１０３の側壁にシリコン酸化膜
（スペーサ）１４４を熱酸化により形成した後、ＬＤＤ
（ｎ- 型拡散層）１４５を形成するためのイオン注入を
行なう。
【０３８２】次にシリコン窒化膜１４３、シリコン酸化
膜１４４の側壁にポリシリコン膜１４６を形成する。こ
のようなポリシリコン膜１４６は、例えば全面にポリシ
リコン膜を形成した後、これを異方性エッチングするこ
とにより形成できる。
【０３８３】次にポリシリコン膜１４６およびシリコン
窒化膜１４３をマスクにして、シリコン層１０３にｎ型
不純物をイオン注入し、ソース・ドレイン（ｎ+ 型拡散
層）１２１を形成する。
【０３８４】工程１８−６（図１３５） 次にポリシリコン膜１４６、シリコン窒化膜１４３をＣ
ＤＥ等のエッチングにより除去した後、スペーサ１４７
となるシリコン窒化膜を全面に形成し、このシリコン窒
化膜を異方性エッチングすることにより、スペーサ１４
７を形成する。次に全面にチタンシリサイド膜１４８と
なるチタン膜を全面に形成した後、熱処理によりシリサ
イド反応を起こさせ、第１ゲート電極１０５およびソー
ス・ドレイン１２１上にチタンシリサイド膜１４８を自
己整合的に形成する。この後の工程は、通常のＭＯＳト
ランジスタを形成する工程と同様である。
【０３８５】（第１９の実施形態：請求項１〜５）次に
本発明の第１９の実施形態を説明する。本素子の特徴
は、ゲート絶縁膜ととしてシリコン窒化膜を用いたこと
にある。
【０３８６】第１７の実施形態の工程１７−７（図１２
６）、および第１８の実施形態の工程１８−２（図１３
０）において、シリコン酸化膜１４０のエッチング時間
が長すぎると、第１ゲート電極１０５下のゲート酸化膜
１０４までもがエッチングされるという不都合が起こ
る。逆にエッチング時間が短すぎると、ボディ延長部
（ｐ+ 型拡散層）１２０とソース・ドレイン（ｎ+ 型拡
散層）１２１とによる高不純物濃度のｐｎ接合が形成さ
れ、リーク電流が増加するという不都合が起こる。ま
た、エッチング時間にばらつきが起こると、素子特性が
ばらつくという不都合が起こる。
【０３８７】そこで、本実施形態では、ゲート絶縁膜と
して、シリコン酸化膜とエッチング選択比が取れるシリ
コン窒化膜を用いる。シリコン窒化膜のエッチング速度
は、シリコン酸化膜のそれよりも十分に遅くできる。し
たがって、シリコン酸化膜１４０が完全に除去される時
間以上のエッチング（オーバーエッチング）を行なって
も、ゲート絶縁膜は実質的にエッチングされずに済み、
上述した不都合を回避することができる。
【０３８８】（第２０の実施形態）図１３６、図１３７
は、第２０の実施形態に係るボディ延長部を有するＭＯ
Ｓトランジスタの製造方法を示す工程断面図である。図
１３６、図１３７の各図において、図（ａ）、図
（ｂ）、図（ｃ）は、それぞれ図１２１の平面図のＡ−
Ａ´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図に相当す
るものである。
【０３８９】まず、支持基板１０１、埋込み酸化膜１０
２およびシリコン層（ＳＯＩ）１０３からなるＳＯＩ基
板を形成する。
【０３９０】次にボディおよびボディ延長部となる領域
１４９にその底部の不純物濃度が、１×１０18〜１×１
０19［個／ｃｍ3 ］程度となるようなｐ型不純物のイオ
ン注入を行なう。また、ボディの厚さは、ボディが空乏
化せずに電位がチャンネル幅方向に効果的に伝わるよう
に１００ｎｍ程度にする（図１３６）。なお、シリコン
層１０３上にバッファ酸化膜を形成してからイオン注入
を行なっても良い。
【０３９１】次にエピタキシャル成長法を用いて、シリ
コン層１０３上にアンドープのエピタキシャルシリコン
膜１５０を形成する（図１３７）。
【０３９２】ここで、エピタキシャルシリコン膜１５０
の膜厚は５０ｎｍ程度が好ましい。この程度の値であれ
ば、短チャンネル効果を抑制しながらも大きな駆動力を
得ることができる。
【０３９３】また、本実施形態の場合、エピタキシャル
シリコン膜１５０の成長時には、シリコン層１０３はま
だ島状にパターニング（素子分離）されていないので、
エピタキシャルシリコン膜１５０の膜厚は均一となる。
【０３９４】しかし、シリコン層１０３を島状にパター
ニング（素子分離）してから、シリコン層１０３上にエ
ピタキシャルシリコン膜１５０を形成するという従来方
法の場合、素子領域のパターンの大きさや、素子領域の
密集度によってエピタキシャルシリコン膜１５０の膜厚
がばらつくという、いわゆるローカルローディング効果
が生じるという問題があった。
【０３９５】また、上記従来方法は、素子分離酸化膜と
シリコン層１０３との境界でエピタキシャルシリコン膜
１５０の結晶性が崩れ、結晶欠陥が発生しやすいという
問題もあった。ゲート電極は、素子分離酸化膜とシリコ
ン層１０３との境界をまたぐように形成されるため、上
述したような結晶欠陥が発生すると、リーク電流が増大
してしまう。
【０３９６】しかし、本実施形態では、エピタキシャル
シリコン膜１５０の成長時には、素子分離酸化膜は存在
しないので、エピタキシャルシリコン膜１５０に結晶欠
陥が発生し、リーク電流が増大するという問題は起こら
ない。
【０３９７】この後、しきい値電圧を調整するために、
ボディにｐ型不純物をイオン注入する。なお、調整が不
要で、ｐ型不純物のイオン注入が不要ない場合には、ボ
ディの不純物濃度は１０16［個／ｃｍ3 ］程度にするこ
とができる。
【０３９８】また、エピタキシャルシリコン膜１５０の
酸素濃度は、１０17［個／ｃｍ3 ］以下で良いため、酸
素濃度が１０18［個／ｃｍ3 ］程度である通常のシリコ
ン基板を用いた場合に比べて、酸素析出に起因する欠陥
を少なくできる。
【０３９９】次にゲート酸化膜を形成し、その上に第１
ゲート電極となるｎ型ポリシリコン膜、シリコン窒化膜
を形成する。
【０４００】この後の工程は、第１７の実施形態で説明
した工程１７−２から後の工程と同じである。ここで、
工程１７−２から後の工程は高温長時間の熱処理を必要
としないで素子分離を行なうことができるので、シリコ
ン層１０３中の不純物がエピタキシャル膜１５９中に拡
散することを抑制でき、急峻な不純物濃度プロファイル
を実現することが可能となる。
【０４０１】（第２１の実施形態）図１３８は、第２１
の実施形態に係るボディ延長部を有するＭＯＳトランジ
スタの斜視図である。
【０４０２】本素子は、第１７の実施形態と同様に、段
差緩和層を有するが、ゲート電極がボディに接続されて
いないタイプのＭＯＳトランジスタである。したがっ
て、段差緩和層による効果は得られるが、ボディ延長部
による問題点を回避するという効果は得られない。
【０４０３】しかし、本素子の製造方法は、第１７の実
施形態の製造方法との整合性に優れている。すなわち、
ゲート電極とボディとを接続しないタイプのＭＯＳトラ
ンジスタとして本素子を採用することにより、同一基板
上に、ゲート電極とボディとを接続したタイプのＭＯＳ
トランジスタおよびゲート電極とボディとを接続しない
タイプのＭＯＳトランジスタを容易に製造することがで
きる。また、素子分離も非常に簡単に行なうこともでき
る。
【０４０４】また、第１ゲート電極はｎ型ポリシリコン
で形成され、段差緩和層はｐ型ポリシリコンで形成され
ている。ｐ型ポリシリコンはｎ型ポリシリコンより内部
電位が約１Ｖ低い。
【０４０５】このため、スペーサ（絶縁膜）を介して段
差緩和層に接しているボディは、ゲート酸化膜を介して
第１ゲート電極に接しているボディに比べて、反転層が
形成され難くなる。
【０４０６】これにより、ボディのエッジ部におけるし
きい値電圧の低い寄生トランジスタの発生を防止でき、
サブスレッショルド領域におけるリーク電流の増大を回
避することができる。
【０４０７】次に図１３９〜図１４３を用いて本実施形
態の製造方法を説明する。
【０４０８】図１３９は、図１３８のＭＯＳトランジス
タの作成に用いる各種マスクパターンを示す平面図であ
り、図１４０〜図１４３において、図（ａ）、図
（ｂ）、図（ｃ）はそれぞれ図１３９の平面図のＡ−Ａ
´断面図、Ｂ−Ｂ´断面図、Ｃ−Ｃ´断面図に相当す
る。
【０４０９】工程２１−１（図１４０） まず、支持基板１０１、埋込み酸化膜１０２およびシリ
コン層（ＳＯＩ）１０３からなるＳＯＩ基板を形成す
る。次にしきい値電圧を調整するために、ボディにｐ型
不純物をイオン注入した後、シリコン層１０３上に厚さ
５〜１０ｎｍ程度のゲート酸化膜１０４を形成する。な
お、シリコン層１０３上に厚さ５０ｎｍのエピタキシャ
ルシリコン膜を形成し、その上にゲート酸化膜１０４を
形成しても良い。
【０４１０】次にゲート酸化膜１０４上にポリシリコン
膜をＣＶＤ法により形成した後、このポリシリコン膜に
ｎ型不純物をイオン注入して、第１ゲート電極としての
ｎ型ポリシリコン膜１０５を形成する。この後、ｎ型ポ
リシリコン膜１０５上に厚さ１００ｎｍ程度のシリコン
窒化膜１０６をＣＶＤ法により形成する。
【０４１１】工程２１−２（図１４０） 次にシリコン窒化膜１０６上に図１３９に示した素子領
域パターンを定義するレジストパターン（不図示）を形
成し、このレジストパターンをマスクにして、シリコン
窒化膜１０６を異方性エッチングする。その後、上記レ
ジストパターンを剥離する。
【０４１２】工程２１−３（図１４０） 次に図１３９に示した段差緩和層パターンを定義するレ
ジストパターンＲＳ６を形成する。この後、レジストパ
ターンＲＳ６およびシリコン窒化膜１０６をマスクにし
て、ｎ型ポリシリコン膜１０５およびゲート酸化膜１０
４を異方性エッチングし、段差緩和層が形成される領域
のシリコン層１０３の表面を露出させる。
【０４１３】工程２１−４（図１４１） 次にレジストパターンＲＳ６を剥離した後、シリコン窒
化膜１０６をマスクにして、ｎ型ポリシリコン１０５、
ゲート酸化膜１０４およびシリコン層１０３を異方性エ
ッチングし、段差緩和層が形成される領域のシリコン層
１０３およびその周辺のｎ型ポリシリコン膜１０５およ
びゲート酸化膜１０４を除去する。
【０４１４】工程２１−５（図１４１） 次に露出しているシリコン層１０３、ｎ型ポリシリコン
膜（第１ゲート電極）１０５およびゲート酸化膜１０４
の表面にシリコン酸化膜（スペーサ）１５１を熱酸化に
より形成する。
【０４１５】工程２１−６（図１４２） 次に段差緩和層（ｐ+ 型ポリシリコン）１４１ｐとなる
厚さ２００ｎｍ程度のアンドープのポリシリコン膜を全
面に形成し、このポリシリコン膜を異方性エッチングす
る。
【０４１６】工程２１−７（図１４２） 次にシリコン窒化膜１０６をマスクにして、上記ポリシ
リコン膜、シリコン層１０３にｐ型不純物をイオン注入
し、段差緩和層（ｐ+ 型ポリシリコン）１４１ｐおよび
ボディ延長部（ｐ+ 型シリコン）１２０を形成する。
【０４１７】工程２１−８（図１４３） 次にシリコン窒化膜１０６を選択的に剥離する。次に全
面に第２ゲート電極としてのタングステンシリサイド膜
１０８、シリコン窒化膜１０９を順次形成した後、シリ
コン窒化膜１０９上に図１３９に示したゲート電極パタ
ーンを定義するレジストパターンＲＳ２を形成し、この
レジストパターンＲＳ２をマスクにして、シリコン窒化
膜１０９、タングステンシリサイド膜１０８、ｎ型ポリ
シリコン膜１０５、ボディ延長部１２０、シリコン酸化
膜１５１をエッチングする。タングステンシリサイド膜
１０８は例えばスバッタ法により形成する。
【０４１８】工程２１−１０ 次に図１４３（ｃ）に示されたフェンス状のシリコン酸
化膜１５１を例えば希弗酸処理により除去する。この後
の工程は、通常のＭＯＳトランジスタを形成する工程と
同様である。
【０４１９】
【発明の効果】以上詳述したように本発明（請求項１〜
５）によれば、第１導電型の基板電位制御層上に第１ゲ
ート電極が存在しないので、基板電位制御層と第１ゲー
ト電極とによる寄生容量は十分に小さくなる。これによ
り第１の問題は解決される。
【０４２０】また、本発明（請求項１〜５）の如きの構
成であれば、第１ゲート電極の側壁にスペーサーを形成
し、このスペーサーをマスクに用いることにより、基板
電位制御層に高濃度の拡散層や金属層を形成できる。こ
れにより基板電位制御層のシート抵抗を十分に低くする
ことができる。これにより第３の問題は解決される。ま
た、本発明（請求項２）によれば、半導体層につながる
部分の第１導電型の基板電位制御層の幅が、ゲート電極
により定義されるチャネル長と同じなので、第１導電型
の基板電位制御層と第２導電型のソース・ドレイン領域
はｐｎ接合を形成しない。また、ゲート電極とソース・
ドレイン領域との寄生容量も減少する。これにより第２
の課題は解決される。
【０４２１】また、本発明（請求項３〜５）によれば、
第２ゲート電極を直接または導電性部材を介して基板電
位制御層に接続することにより、ゲート電極とチャネル
が形成される部分（１対のソース・ドレイン領域で挟ま
れた領域の半導体層）とを接続するためのコンタクトホ
ールが不必要になる。これにより第４の問題は解決され
る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの斜視図
【図２】同ＭＯＳトランジスタの作成に用いる各種マス
クパターンを示す図
【図３】本発明の第１の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの製造方法を示す工程断面図
【図４】本発明の第１の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの製造方法を示す工程断面図
【図５】本発明の第１の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの製造方法を示す工程断面図
【図６】本発明の第１の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの製造方法を示す工程断面図
【図７】本発明の第１の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの製造方法を示す工程断面図
【図８】本発明の第１の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの製造方法を示す工程断面図
【図９】本発明の第２の実施形態に係るボディ延長部を
有するＭＯＳトランジスタの斜視図
【図１０】本実施形態の変形例にＭＯＳトランジスタの
斜視図
【図１１】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図１２】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図１３】本発明の第２の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図１４】本発明の第２の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図１５】本発明の第２の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図１６】本発明の第２の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図１７】本発明の第２の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図１８】本発明の第２の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図１９】本発明の第２の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図２０】本発明の第３の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図
【図２１】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図２２】本発明の第３の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図２３】本発明の第３の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図２４】本発明の第３の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図２５】本発明の第３の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図２６】本発明の第３の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図２７】本発明の第４の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図
【図２８】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図２９】本発明の第４の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３０】本発明の第４の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３１】本発明の第４の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３２】本発明の第５の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図
【図３３】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図３４】本発明の第５の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３５】本発明の第５の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３６】本発明の第５の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３７】本発明の第５の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３８】本発明の第５の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図３９】本発明の第５の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図４０】本発明の第６の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図
【図４１】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図４２】本発明の第６の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図４３】本発明の第６の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図４４】本発明の第６の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図４５】本発明の第７の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図
【図４６】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図４７】本発明の第７の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図４８】本発明の第７の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図４９】本発明の第７の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図５０】本発明の第８の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図
【図５１】本発明の第８の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図５２】本発明の第８の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図５３】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの斜視図
【図５４】同ＭＯＳトランジスタの作成に用いる各種マ
スクパターンを示す図
【図５５】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図５６】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図５７】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図５８】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図５９】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図６０】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図６１】本発明の第９の実施形態に係るボディ延長部
を有するＭＯＳトランジスタの製造方法を示す工程断面
図
【図６２】本発明の第１０の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの斜視図
【図６３】同ＭＯＳトランジスタの変形例を現す斜視図
【図６４】図６２のＭＯＳトランジスタの作成に用いる
各種マスクパターンを示す図
【図６５】同ＭＯＳトランジスタの作成に用いる他の各
種マスクパターンを示す図
【図６６】本発明の第１０の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図６７】本発明の第１０の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図６８】本発明の第１０の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図６９】本発明の第１０の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図７０】本発明の第１０の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図７１】本発明の第１０の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図７２】本発明の第１１の実施形態に係るボディ延長
部を有するｎチャネル型のＭＯＳトランジスタの斜視図
【図７３】同ＭＯＳトランジスタの変形例を現す斜視図
【図７４】同ＭＯＳトランジスタの変形例を現す斜視図
【図７５】同ＭＯＳトランジスタの変形例を現す斜視図
【図７６】図７２のＭＯＳトランジスタの作成に用いる
各種マスクパターンを示す図
【図７７】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図７８】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図７９】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８０】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８１】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８２】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８３】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８４】本発明の第１１の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８５】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの斜視図
【図８６】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８７】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８８】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図８９】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９０】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９１】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９２】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９３】本発明の第１２の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９４】本発明の第１３の実施形態に係るボディ延長
部を有するＤＲＡＭのメモリセルアレイの選択トランジ
スタを示す斜視図
【図９５】同選択トランジスタの作成に用いる各種マス
クパターンを示す図
【図９６】本発明の第１３の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９７】本発明の第１３の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９８】本発明の第１３の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図９９】本発明の第１３の実施形態に係るボディ延長
部を有するＭＯＳトランジスタの製造方法を示す工程断
面図
【図１００】本発明の第１３の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１０１】本発明の第１３の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１０２】本発明の第１３の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１０３】本発明の第１３の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１０４】本発明の第１４の実施形態に係るボディ延
長部を有するＤＲＡＭのメモリセルアレイの選択トラン
ジスタを示す斜視図
【図１０５】同トランジスタの作成に用いる各種マスク
パターンを示す図
【図１０６】本発明の第１４の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１０７】本発明の第１４の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１０８】本発明の第１４の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１０９】本発明の第１４の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１１０】本発明の第１５の実施形態に係るＤＲＡＭ
のメモリセルアレイの選択トランジスタを示す斜視図
【図１１１】同選択トランジスタの作成に用いる各種マ
スクパターンを示す図
【図１１２】本発明の第１５の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１１３】本発明の第１５の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１１４】本発明の第１５の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１１５】本発明の第１５の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１１６】本発明の第１５の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１１７】本発明の第１６の実施形態に係るボディ延
長部を有するＤＲＡＭのメモリセルアレイの選択トラン
ジスタを示す斜視図
【図１１８】本発明の第１６の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１１９】本発明の第１６の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２０】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタを示す斜視図
【図１２１】同ＭＯＳトランジスタの作成に用いる各種
マスクパターンを示す図
【図１２２】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２３】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２４】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２５】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２６】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２７】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２８】本発明の第１７の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１２９】本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタを示す斜視図
【図１３０】本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１３１】本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１３２】本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１３３】本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１３４】本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１３５】本発明の第１８の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１３６】第２０の実施形態に係るボディ延長部を有
するＭＯＳトランジスタの製造方法を示す工程断面図
【図１３７】第２０の実施形態に係るボディ延長部を有
するＭＯＳトランジスタの製造方法を示す工程断面図
【図１３８】第２１の実施形態に係るボディ延長部を有
するＭＯＳトランジスタを示す斜視図
【図１３９】同ＭＯＳトランジスタの作成に用いる各種
マスクパターンを示す図
【図１４０】本発明の第２１の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１４１】本発明の第２１の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１４２】本発明の第２１の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１４３】本発明の第２１の実施形態に係るボディ延
長部を有するＭＯＳトランジスタの製造方法を示す工程
断面図
【図１４４】従来のボディ延長部を有するＭＯＳトラン
ジスタスタを示す斜視図
【図１４５】従来の他のボディ延長部を有するＭＯＳト
ランジスタスタを示す斜視図
【図１４６】同ＭＯＳトランジスタの断面図
【図１４７】同ＭＯＳトランジスタの平面図
【符号の説明】
１０１…支持基板 １０２…埋込み酸化膜 １０３…シリコン層 １０４…ゲート酸化膜 １０５…ｎ型ポリシリコン膜（第１ゲート電極） １０６…シリコン窒化膜 １０７…シリコン酸化膜 １０８…タングステンシリサイド膜（第２ゲート電極） １０９…シリコン窒化膜 １１０…チタンシリサイド膜 １１２…素子分離酸化膜 １１３…シリコン窒化膜（スペーサ） １１４…ポリシリコン膜（スペーサ） １１５…ｐ型ポリシリコン膜（スペーサ） １１６…分離酸化膜 １１７…シリコン酸化膜 １１８…シリコン酸化膜 １１９…ポリシリコン膜 １２０…ボディ延長部（ｐ+ 型拡散層；基板電位制御
層） １２１…ソース・ドレイン（ｎ+ 型拡散層） １２２…ＬＤＤ（ｎ- 型拡散層） １２５…ポリシリコン膜 １３０…ポリシリコン膜 １４０…シリコン酸化膜（スペーサ） １４１，１４１ｐ…段差緩和層 １４２，１４２ｐ…段差緩和層 １４３…シリコン窒化膜 １４４…シリコン酸化膜（スペーサ） １４５…ＬＤＤ（ｎ- 型拡散層） １４６…ポリシリコン膜 １４７…シリコン窒化膜（スペーサ） １４８…チタンシリサイド膜 １４９…ボディ・ボディ延長領域 １５０…エピタキシャルシリコン膜 １５１…シリコン酸化膜（スペーサ） ＲＳ１…レジストパターン（素子領域パターン） ＲＳ２…レジストパターン（ゲート電極パターン） ＲＳ３…レジストパターン（ボディ延長部パターン） ＲＳ４…レジストパターン（ゲート電極除去領域パター
ン） ＲＳ５…レジストパターン（分離酸化膜除去領域パター
ン） ＲＳ６…レジストパターン（段差緩和層パターン）

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】絶縁層上に形成された半導体層と、 この半導体層上にゲート絶縁膜を介して配設された第１
    ゲート電極と、 この第１ゲート電極を挟むように前記半導体層の表面に
    形成された１対のソース・ドレイン拡散層と、 これらのソース・ドレイン拡散層で挟まれた領域の前記
    半導体層につながり、かつその上に前記第１ゲート電極
    が存在しないように形成された基板電位制御層と、 前記第１ゲート電極に接するように配設された第２ゲー
    ト電極とを具備してなることを特徴とする半導体装置。
  2. 【請求項２】絶縁層上に形成された半導体層と、 この半導体層上にゲート絶縁膜を介して配設されたゲー
    ト電極と、 このゲート電極を挟むように前記半導体層の表面に形成
    された１対のース・ドレイン拡散層と、 これらのソース・ドレイン拡散層で挟まれた領域の前記
    半導体層につながり、かつ該半導体層とつながる部分の
    幅が前記ゲート電極により定義されるチャネル長と同じ
    になるように形成された基板電位制御層とを具備してな
    ることを特徴とする半導体装置。
  3. 【請求項３】絶縁層上に形成された半導体層と、 この半導体層上にゲート絶縁膜を介して配設された第１
    ゲート電極と、 この第１ゲート電極を挟むように前記半導体層の表面に
    形成された１対ソース・ドレイン拡散層と、 前記２つのソース・ドレイン拡散層で挟まれた領域の前
    記半導体層につながり、かつその上に前記第１ゲート電
    極が存在しないように形成された基板電位制御層と、 前記第１ゲート電極に接するように配設され、かつ直接
    または導電性部材を介して前記基板電位制御層に接続し
    た第２ゲート電極とを具備してなることを特徴とする半
    導体装置。
  4. 【請求項４】絶縁層上に形成された半導体層と、 この半導体層上にゲート絶縁膜を介して配設された第１
    ゲート電極と、 この第１ゲート電極を挟むように前記半導体層の表面に
    形成された１対ソース・ドレイン拡散層と、 前記２つのソース・ドレイン拡散層で挟まれた領域の前
    記半導体層につながり、かつその上に前記第１ゲート電
    極が存在しないように形成された基板電位制御層と、 前記第１ゲート電極に接するように配設され、かつ前記
    基板電位制御層に接続し、かつ前記基板電位制御層の上
    面との接触面積が前記基板電位制御層の側面との接触面
    積よりも大きい第２ゲート電極とを具備してなることを
    特徴とする半導体装置。
  5. 【請求項５】絶縁層上に形成された半導体層と、 この半導体層上にゲート絶縁膜を介して配設された第１
    ゲート電極と、 この第１ゲート電極を挟むように前記半導体層の表面に
    形成された１対ソース・ドレイン拡散層と、 前記２つのソース・ドレイン拡散層で挟まれた領域の前
    記半導体層につながり、かつその上に前記第１ゲート電
    極が存在しないように形成された基板電位制御層と、 前記第１ゲート電極との境界側の前記基板電位制御層の
    上面上に設けられた段差緩和層と前記第１ゲート電極に
    接するように配設され、かつ前記段差緩和層をまたがっ
    て前記基板電位制御層に接続した第２ゲート電極とを具
    備してなることを特徴とする半導体装置。
  6. 【請求項６】絶縁層上に形成された半導体層と、 この半導体層上にゲート絶縁膜を介して配設された第１
    ゲート電極と、 この第１ゲート電極を挟むように前記半導体層の表面に
    形成された１対のソース・ドレイン拡散層と、 これらのソース・ドレイン拡散層で挟まれた領域の前記
    半導体層につながった基板電位制御層と、 前記第１ゲート電極に接するように配設された第２ゲー
    ト電極とを具備してなる半導体装置の製造方法であっ
    て、 前記第１ゲート電極を形成し、この第１ゲート電極に接
    するように全面に前記第２ゲート電極となる導電膜を形
    成し、次にこの導電膜上にマスクパターンを形成し、次
    のこのマスクパターンを前記導電膜に転写して前記第２
    ゲート電極を形成し、次にこの第２ゲート電極のパター
    ンを前記半導体層に転写して前記基板電位制御層を形成
    することを特徴とする半導体装置の製造方法。
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