JP3608293B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にＤＲＡＭ（Dynamic Random Access Memory）及びその製造方法に関するものである。
【０００２】
【従来の技術】
現在のＤＲＡＭの素子分離法としてはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ；選択酸化）法が主流である。従来のＬＯＣＯＳ法を用いて作製したＤＲＡＭを図２４を用いて説明する。ここで、図２４は１ビット（ｂｉｔ ）分のＤＲＡＭのメモリセルを示す断面図である。
【０００３】
半導体基板としてのシリコン基板５０上に、厚さ２００〜６００ｎｍのＬＯＣＯＳ酸化膜５２が形成されている。このＬＯＣＯＳ酸化膜５２により分離されたアクティブ領域のシリコン基板５０表面には、Ｎ型又はＰ型の不純物拡散層からなるソース領域５４ａ及びドレイン領域５４ｂが相対して形成されている。そしてこれらソース領域５４ａとドレイン領域５４ｂとに挟まれたチャネル領域上には、ゲート酸化膜５６を介してゲート電極５８が形成されている。こうしてアクティブ領域にはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタが形成されている。
【０００４】
また、全面には層間絶縁膜６０が堆積されており、この層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域５４ｂに接続された蓄積電極６２が形成されている。また、この蓄積電極６２上には、キャパシタ絶縁膜６４を介してプレート電極６６が形成されている。こうしてＭＯＳトランジスタのドレイン領域１６ｂに接続するキャパシタが形成されている。
【０００５】
次に、アクティブ領域を分離するＬＯＣＯＳ酸化膜５２の形成について、図２５（ａ）を用いて説明する。
先ず、シリコン基板５０表面を熱酸化して、シリコン基板５０上に厚さ５〜７０ｎｍのシリコン酸化膜６８を形成した後、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法を用いて、シリコン酸化膜６８上に厚さ５０〜３００ｎｍのシリコン窒化膜７０を堆積する。続いて、このシリコン窒化膜７０上にレジストを塗布した後、リソグラフィ技術を用いて、このレジストをアクティブ領域の形状にパターニングする。
【０００６】
次いで、このアクティブ領域の形状にパターニングしたレジストをマスクとするＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、シリコン窒化膜７０を選択的にエッチングして、アクティブ領域の形状にパターニングする。
【０００７】
次いで、レジストを剥離した後、アクティブ領域の形状にパターニングしたシリコン窒化膜７０をマスクとして、ＬＯＣＯＳ酸化を行い、素子分離領域に厚さ２００〜６００ｎｍのＬＯＣＯＳ酸化膜５２を形成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のＬＯＣＯＳ法を用いて作製したＤＲＡＭにおいては、ドレイン領域５４ｂからシリコン基板５０へ流れるリーク電流Ｉが発生する。そしてこのリーク電流Ｉは、図２４中に矢印で示すように、３方向に流れる各リーク電流成分Ｉａ、Ｉｂ、Ｉｃからなっている。
即ち、Ｉａはゲート方向に流れるリーク電流成分である。なお、このリーク電流成分Ｉａには、ゲート電圧が閾値電圧以下でしかも表面が弱反転状態のときに流れるサブスレッショルド（ｓｕｂｔｈｒｅｓｈｏｌｄ）リーク電流が含まれている。Ｉｂはドレイン領域５４ｂ底部からシリコン基板５０に流れるリーク電流成分である。Ｉｃは素子分離領域方向に流れるリーク電流成分である。
【０００９】
このようにリーク電流成分Ｉａ、Ｉｂ、Ｉｃからなるリーク電流Ｉが発生することにより、ＤＲＡＭのリテンション（ｒｅｔｅｎｔｉｏｎ ）特性が劣化する。そのため低電圧による動作ができなかったり、リフレッシュサイクルを長くすることができず、消費電力を下げることができなかったりする。従って、今後のＤＲＡＭの低電圧化、低消費電力化を推進するうえで妨げになるという問題があった。
【００１０】
また、リーク電流成分Ｉａ、Ｉｂ、Ｉｃからなるリーク電流Ｉは、ＤＲＡＭが電源をオフ（ｏｆｆ ）にした場合にデータが消滅する原因になっている。そのためＤＲＡＭには不使用時にもデータを保持するための電源が不可欠となっていた。従って、電源をオフにした場合においてもＤＲＡＭのデータが残るようにするためには、このリーク電流Ｉを減少させなければならないという課題があった。
【００１１】
更に、ＤＲＡＭの作製に上記従来のＬＯＣＯＳ法を用いること自体にも、以下のような問題があった。
例えば、図２５（ａ）に示すように、アクティブ領域の形状にパターニングしたシリコン窒化膜７０をマスクとしてＬＯＣＯＳ酸化を行い、素子分離領域に厚さ２００〜６００ｎｍのＬＯＣＯＳ酸化膜５２を形成する場合には、ＬＯＣＯＳ酸化膜５２の端部に長さＬ１ のバーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ ）７２が発生する。そしてこのバーズビーク７２によりアクティブ領域が減少するため、アクティブ領域の線幅制御が困難になり、ＤＲＡＭの微細化が妨げられるという問題があった。
【００１２】
また、図２５（ｂ）に示すように、ＬＯＣＯＳ酸化膜５２の幅を縮小してＤＲＡＭの微細化を進めようとする場合には、マスクとして使用するシリコン窒化膜７０間のスペースＬ２ を狭くする。しかし、この場合、シリコン窒化膜７０間の狭いスペースＬ２ を通ってシリコン基板５０中に拡散していく酸素の量が少なくなり、通常のＬＯＣＯＳ酸化膜５２の幅が広い箇所と比較すると、ＬＯＣＯＳ酸化膜５２の幅を狭くした箇所では十分なＬＯＣＯＳ酸化膜５２の厚さＤを得ることができない。そのため、素子分離特性が悪化して、隣同士のトランジスタがショートするおそれが生じるという問題があった。
【００１３】
また、図２５（ｃ）に示すように，ＬＯＣＯＳ酸化の際に、シリコン基板５０とＬＯＣＯＳ酸化膜５２との間に応力が生じて、ＬＯＣＯＳ酸化膜５２に接するシリコン基板５０に結晶欠陥７４が発生するおそれがある。そしてこの結晶欠陥７４によりリーク電流Ｉ、特にリーク電流成分Ｉｃが増加するため、ＤＲＡＭにおけるリテンシヨン特性の劣化の原因になるという問題があった。
【００１４】
更に、良好な素子分離特性を得るためにはＬＯＣＯＳ酸化膜５２の厚さを厚くする必要があるが、ＬＯＣＯＳ酸化膜５２の厚さを厚くするほどＬＯＣＯＳ酸化膜５２はシリコン基板５１表面より盛り上がり、平坦性が悪化する。このため、後の工程におけるレジストパターニング及びエッチング等の加工の際のプロセスマージンが悪化するという問題もあった。
【００１５】
そこで本発明は、上記問題点を鑑みてなされたものであり、キャパシタに接続するドレイン領域と半導体基板との間のリーク電流を低減してＤＲＡＭのリテンシヨン特性を向上させることにより、低電圧化、低消費電力化に対応することが可能になると共に、待機時のデータ保持のための電源をなくすことが可能になる半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題は、以下の本発明に係る半導体装置の製造方法により達成される。
即ち、本発明に係る半導体装置は、半導体基板と、前記半導体基板上の素子分離領域に形成された素子分離用絶縁膜と、前記素子分離用絶縁膜によって囲まれた前記半導体基板上のアクティブ領域に、選択的に形成された単結晶シリコン層と、前記単結晶シリコン層表面に相対して形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、全面に堆積された層間絶縁膜に開口したコンタクトホールを介して、前記ドレイン領域に接続された蓄積電極と、前記蓄積電極上に、キャパシタ絶縁膜を介して形成されたプレート電極と、を有することを特徴とする。
【００１７】
このように本発明に係る半導体装置においては、半導体基板上の素子分離領域に素子分離用絶縁膜が形成され、この素子分離用絶縁膜によって囲まれた半導体基板上のアクティブ領域に単結晶シリコン層が選択的に形成されているため、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００１８】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００１９】
更に、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
従って、従来のＬＯＣＯＳ法を用いた素子分離よりも微細で良好な素子分離特性を得ることができるため、蓄積電極に接続されたドレイン領域から流出するリーク電流を減少させてリテンション特性を改善し、半導体装置の低電圧化、低消費電力化を図ることを可能にすると共に、待機時のデータ保持用の電源を削減することを可能にする。
【００２０】
また、上記の本発明の半導体装置において、前記単結晶シリコン層と前記半導体基板との間に絶縁膜が形成され、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層が島状に絶縁分離されている構成とすることができる。
このような構成を採用することにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離された、いわゆるＳＯＩ（Silicon On Insulator）構造となるため、更に素子分離特性を向上させることができる。
【００２１】
また、上記の本発明の半導体装置において、前記ドレイン領域のチャネル側と反対側の端部を、前記素子分離用絶縁膜に接した構成とすることができる。このように、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、全体のリーク電流を減少させることができる。
そしてこのリーク電流の減少により、リテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、半導体装置の低電圧化、低消費電力化を推進することができる。また、リテンション特性の向上により電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することができる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【００２２】
また、上記の半導体装置において、前記ドレイン領域のチャネル側と反対側の端部が、前記素子分離用絶縁膜に接しており、かつ前記ドレイン領域の下端部が、前記絶縁膜に接した構成とすることができる。
このように、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接していると共に、ドレイン領域の下端部が絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
従って、このリーク電流の減少により、ＤＲＡＭのリテンション特性が更に改善され、またリフレッシュサイクルを更に長くすることができるため、ＤＲＡＭの低電圧化、低消費電力化を更に推進することができる。また、このリーク電流の低減の効果はより大きいことから、リテンション特性の更なる向上により待機時のデータ保持用の電源を削減することやフラッシュメモリのような不揮発性メモリとして利用することの実現性もいっそう高くなる。
【００２３】
請求項１に係る半導体装置の製造方法は、半導体基板上の素子分離領域に、素子分離用絶縁膜を形成する第１の工程と、前記素子分離用絶縁膜によって囲まれた前記半導体基板上のアクティブ領域に、単結晶シリコン層を選択的にエピタキシャル成長させる第２の工程と、前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成する第３の工程とを有することを特徴とする。
【００２４】
このように請求項１に係る半導体装置の製造方法においては、半導体基板上の素子分離領域に素子分離用絶縁膜を形成し、この素子分離用絶縁膜によって囲まれた半導体基板上のアクティブ領域に単結晶シリコン層を選択的にエピタキシャル成長させるため、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００２５】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
また、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
更に、素子分離用絶縁膜と単結晶シリコン層の厚さはそれぞれ任意に制御することが可能であり、両者の厚さをほぼ等しくすることは極めて容易となるため、ＬＯＣＯＳ酸化の場合のように半導体基板表面より盛り上がって平坦性が悪化することを防止して、素子分離用絶縁膜と単結晶シリコン層との間には段差のない良好な平坦性を得ることができる。
【００２６】
また、上記請求項１記載の半導体装置の製造方法において、前記ドレイン領域上に、層間絶縁膜に開口したコンタクトホールを介して蓄積電極を形成した後、前記蓄積電極上に、キャパシタ絶縁膜を介してプレート電極を形成する第４の工程を有する構成とすることができる。
このような構成とすることにより、従来のＬＯＣＯＳ法を用いた素子分離よりも微細で良好な素子分離特性を得ることができるため、蓄積電極に接続されたドレイン領域から流出するリーク電流を減少させてリテンション特性を改善し、半導体装置の低電圧化、低消費電力化を推進することができると共に、待機時のデータ保持用の電源を削減することができる。
【００２７】
また、上記の半導体装置の製造方法において、前記単結晶シリコン層の底面に絶縁膜を形成し、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層を島状に絶縁分離する工程を有する構成とすることができる。
このような構成を採用することにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を形成するため、更に素子分離特性を向上させることができる。
【００２８】
また、本発明においては、上記の半導体装置の製造方法において、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層を島状に絶縁分離する工程を、前記単結晶シリコン層の底面部又は前記単結晶シリコン層と前記半導体基板との界面部に酸素イオンを注入して、酸化膜を形成する工程とすることがきる。
このように単結晶シリコン層の底面部又は単結晶シリコン層と半導体基板と界面部に酸素イオンを注入して酸化膜を形成することにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を容易に形成することができる。
【００２９】
また、本発明においては、上記の半導体装置の製造方法において、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層を島状に絶縁分離する工程を、前記半導体基板を裏面から研磨又はエッチングして前記半導体基板並びに前記素子分離用絶縁膜及び前記単結晶シリコン層の一部を除去した後、表面に絶縁膜を形成した絶縁性基板を別に用意し、前記素子分離用絶縁膜及び前記単結晶シリコン層の底面と前記絶縁膜の表面とを接着させる工程することがきる。
このように研磨又はエッチングによって所定の厚さにした素子分離用絶縁膜及び単結晶シリコン層の底面と別に用意した絶縁性基板の絶縁膜表面とを接着させることにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を容易に形成することができる。
【００３０】
また、本発明においては、上記の半導体装置の製造方法において、前記第１の工程を、半導体基板表面を酸化して、前記半導体基板上に酸化膜を形成し、前記酸化膜上に素子分離領域の形状にパターニングしたレジストを形成した後、前記レジストをマスクとして前記酸化膜をエッチングして、前記半導体基板上の素子分離領域に前記酸化膜を形成する工程とすることがきる。
このように熱酸化により半導体基板上に酸化膜を形成した後、この酸化膜をリソグラフィ技術を用いて素子分離領域の形状にパターニングして素子分離用絶縁膜を形成することにより、所望のパターン通りに素子分離領域を形成することができるため、素子分離領域に囲まれたアクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能であり、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小しても素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができるため、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００３１】
また、本発明においては、上記の半導体装置の製造方法において、前記第１の工程を、半導体基板上の全面に絶縁膜を堆積し、前記絶縁膜上に素子分離領域の形状にパターニングしたレジストを形成した後、前記レジストをマスクとして前記絶縁膜をエッチングして、前記半導体基板上の素子分離領域に前記絶縁膜を形成する工程とすることができる。
このように半導体基板上の全面に絶縁膜を堆積した後、この絶縁膜をリソグラフィ技術を用いて素子分離領域の形状にパターニングして素子分離用絶縁膜を形成することにより、所望のパターン通りに素子分離領域を形成することができるため、素子分離領域に囲まれたアクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能であり、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小しても素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができるため、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００３２】
また、本発明においては、上記の半導体装置の製造方法において、前記第３の工程が、前記単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極及び前記素子分離用絶縁膜をマスクとして前記単結晶シリコン層表面に不純物イオンを注入して、前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ドレイン領域のチャネル側と反対側の端部が前記素子分離用絶縁膜に接するようにする工程とすることができる。
このようにゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにするため、ドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、リーク電流を減少させることができる。
【００３３】
また、本発明においては、上記の半導体装置の製造方法において、前記第３の工程を、前記単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極及び前記素子分離用絶縁膜をマスクとして前記単結晶シリコン層表面に不純物イオンを注入して、前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ドレイン領域のチャネル側と反対側の端部が前記素子分離用絶縁膜に接するようにし、かつ前記ドレイン領域の下端が前記絶縁膜に接するようにする工程とすることができる。
このようにゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにし、かつドレイン領域の下端が絶縁膜に接するようにするため、ドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
【００３４】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係るＤＲＡＭを、図１及び図２を用いて説明する。ここで、図１は本実施の形態に係るＤＲＡＭを示す断面図、図２は図１のＤＲＡＭの１ビット分のメモリセルの拡大図である。
半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍのシリコン酸化膜又はシリコン窒化膜からなる素子分離用絶縁膜１２が形成されている。この素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４が選択的に形成されている。
【００３５】
また、この単結晶シリコン層１４表面には、Ｎ型又はＰ型の不純物拡散層からなるソース領域１６ａ及びドレイン領域１６ｂが相対して形成されている。なお、これらのソース領域１６ａ及びドレイン領域１６ｂは、図示はしないが、それぞれ高濃度不純物領域とそのチャネル側の低濃度不純物領域とから構成されるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ−Ｓｏｕｒｃｅ）構造をなしている。そしてドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２に接している点に特徴がある。
【００３６】
また、ソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上には、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を介して、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド（ｐｏｌｙｃｉｄｅ）層からなるゲート電極２０が形成されている。また、ゲート電極２０側面には、例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２が形成されている。
このようにして、アクティブ領域には、単結晶シリコン層１４表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタが形成されている。
【００３７】
また、全面には層間絶縁膜２４が堆積されており、この層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域１６ｂに接続された蓄積電極２６が形成されている。また、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０が形成されている。こうしてキャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタが、ＭＯＳトランジスタのドレイン領域１６ｂに接続されて形成されている。
更にまた、層間絶縁膜２４に開口したコンタクトホールを介してソース領域１６ａに接続されたビット線３２が形成されている。但し、このビット線３２は、図１に示す断面では本来見えないため、図１中においては破線で示す。
このようにして、アクティブ領域に形成されたＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続されたキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続されたビット線３２と、ワード線として使用するゲート電極２０とからＤＲＡＭが構成されている。
【００３８】
次に、図１に示すＤＲＡＭの製造方法を、図３乃至図８を用いて説明する。ここで、図３乃至図８はそれぞれ図１のＤＲＡＭの製造方法を説明するための工程断面図である。
例えば熱酸化法を用いて、半導体基板としてのシリコン基板１０上に厚さ１００〜１７００ｎｍのシリコン酸化膜１２ａを形成した後、このシリコン酸化膜１２ａ上にレジスト３４を塗布する。そしてリソグラフィ技術を用いて、このレジスト３４を素子分離領域の形状にパターニングする（図３参照）。
【００３９】
次いで、この素子分離領域の形状にパターニングしたレジスト３４をマスクとするＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、シリコン酸化膜１２ａを選択的にエッチングして、シリコン酸化膜からなる素子分離用絶縁膜１２を形成する。続いて、このレジスト３４を剥離する（図４参照）。
なお、図３及び図４に示す工程においては、熱酸化法を用いてシリコン酸化膜１２ａを形成し、このシリコン酸化膜１２ａを素子分離領域の形状にパターニングして素子分離用絶縁膜１２を形成しているが、この代わりに例えばＣＶＤ法を用いてシリコン基板１０上にシリコン酸化膜又はシリコン窒化膜を形成し、このＣＶＤ酸化膜又はＣＶＤ窒化膜を素子分離領域の形状にパターニングして素子分離用絶縁膜１２を形成してもよい。
【００４０】
次いで、選択的エピタキシャル成長法を用いて、素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させる（図５参照）。
ここで、単結晶シリコン層１４の厚さを素子分離用絶縁膜１２の厚さとほぼ等しくなるように調整したのは、単結晶シリコン層１４と素子分離用絶縁膜１２の平坦性を良好なものにし、後の工程におけるレジストパターニング及びエッチング等の加工を容易にするためである。
【００４１】
また、単結晶シリコン層１４の選択的エピタキシャル成長の条件については、Ｈ．Ｈａｄａ，ｅｔ ａｌ．，“Ａ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ａｎｉｓｏｔｒｏｐｉｃａｌ Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｓｉｌｉｃｏｎ Ｆｏｒ Ｇｉｇａ−Ｂｉｔ ＤＲＡＭｓ”，ＩＥＥＥ，ＩＥＤＭ，ｐ．６６５，（１９９５）を参考にした。この資料においては、コンタクト部だけに単結晶シリコン層を選択的にエピタキシャル成長させる場合について述べているが、本実施の形態の場合にも適用することが可能である。
【００４２】
更に、必要に応じて、アクティブ領域の単結晶シリコン層１４の表面濃度を調整するために所定の不純物のイオン注入を行ったり、Ｐ−ウェルやＮ−ウェルを形成するために所定の不純物のイオン注入を行ったりすることも可能である。
【００４３】
次いで、熱酸化法を用いて、単結晶シリコン層１４上に例えば厚さ５〜３０ｎｍのゲート酸化膜１８を形成する。続いて、このゲート酸化膜１８上に、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド層を形成した後、所定の形状にパターニングして、多結晶シリコン層又はポリサイド層からなるゲート電極２０を形成する（図６参照）。
【００４４】
次いで、このゲート電極２０及び素子分離用絶縁膜１２をマスクとして、単結晶シリコン層１４表面にＮ型又はＰ型の不純物を導入して低濃度不純物領域を相対して形成する。続いて、ゲート電極２０側面に例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２を形成した後、ゲート電極２０、サイドウォール２２及び素子分離用絶縁膜１２をマスクとして、再び単結晶シリコン層１４表面にＮ型又はＰ型の不純物を導入して高濃度不純物領域を相対して形成する。こうして高濃度不純物領域とそのチャネル側の低濃度不純物領域とから構成されるＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂを相対して形成する。このとき、ソース領域１６ａ及びドレイン領域１６ｂを形成する際、素子分離用絶縁膜１２をマスクとして不純物を導入しているため、ドレイン領域１６ｂのチャネル側と反対側の端部は、素子分離用絶縁膜１２に接することになる。
【００４５】
このようにして、アクティブ領域に、単結晶シリコン層１４表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタを形成する（図７参照）。
【００４６】
次いで、全面に、層間絶縁膜２４を堆積する。そしてドレイン領域１６ｂ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してドレイン領域１６ｂに接続する蓄積電極２６を形成する。続いて、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０を形成する。このようにして、キャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタを、ＭＯＳトランジスタのドレイン領域１６ｂに接続して形成する。
また、同時に、ソース領域１６ａ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してソース領域１６ａに接続するビット線３２を形成する。
【００４７】
このようにして、アクティブ領域に形成したＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続したキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続したビット線３２と、ワード線として使用するゲート電極２０とから構成される図１のＤＲＡＭが作製される（図８参照）。
【００４８】
このように本実施の形態に係るＤＲＡＭによれば、アクティブ領域に形成されるＭＯＳトランジスタのドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接しているため、図２中に矢印で示すように、蓄積電極２６に接続されたドレイン領域１６ｂから流出するリーク電流Ｉは、ゲート方向に流れるリーク電流成分Ｉａ（サブスレッショルドリーク電流を含む。）とドレイン領域１６ｂ底部からシリコン基板１０方向に流れるリーク電流成分Ｉｂとに限られ、素子分離領域方向に流れるリーク電流成分Ｉｃがなくなる。即ち、全体のリーク電流Ｉを減少させることができる。
【００４９】
このリーク電流Ｉの減少により、ＤＲＡＭのリテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、ＤＲＡＭの低電圧化、低消費電力化を推進することができる。
【００５０】
また、このリーク電流Ｉを低減する効果を大きくしてリテンション特性を向上させることにより、電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することが可能になる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【００５１】
また、本実施の形態に係るＤＲＡＭの製造方法によれば、シリコン基板１０上の素子分離領域に素子分離用絶縁膜１２を形成した後、この素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させることにより、素子を形成する単結晶シリコン層１４を絶縁分離するため、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、ＤＲＡＭの微細化を進めることができる。
【００５２】
また、素子分離用絶縁膜１２の幅と厚さは任意に制御することが可能となるため、ＤＲＡＭの微細化を進めようとして素子分離用絶縁膜１２の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜１２の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００５３】
また、シリコン基板１０上に選択的にエピタキシャル成長させて形成した単結晶シリコン層１４には、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、従って結晶欠陥に起因するリーク電流の増加もないため、ＤＲＡＭにおけるリテンシヨン特性を向上させることができる。
【００５４】
更に、素子分離用絶縁膜１２と単結晶シリコン層１４の厚さはそれぞれ任意に制御することが可能であり、両者の厚さをほぼ等しくすることは極めて容易であるため、ＬＯＣＯＳ酸化の場合のようにシリコン基板表面より盛り上がって平坦性が悪化することを防止して、アクティブ領域の単結晶シリコン層１４と素子分離領域の素子分離用絶縁膜１２との間には段差を生じさせることなく良好な平坦性を得ることができる。従って、その後の工程におけるレジストパターング及びエッチング等の加工を容易にすることが可能となる。
【００５５】
（第２の実施の形態）
本発明の第２の実施の形態に係るＤＲＡＭを、図９及び図１０を用いて説明する。ここで、図９は本実施の形態に係るＤＲＡＭを示す断面図、図１０は図９のＤＲＡＭの１ビット分のメモリセルの拡大図である。なお、上記図１及び図２に示す第１の実施の形態に係るＤＲＡＭと同一の要素には同一の符号を付して説明を省略する。
【００５６】
半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍのシリコン酸化膜又はシリコン窒化膜からなる素子分離用絶縁膜１２が形成されている。この素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、厚さ５０〜８００ｎｍのシリコン酸化膜３６を介して、厚さ５０〜９００ｎｍの単結晶シリコン層１４ａが選択的に形成されている。
即ち、アクティブ領域の単結晶シリコン層１４ａはその側面及び底面が素子分離用絶縁膜１２及びシリコン酸化膜３６によって島状に絶縁分離されたＳＯＩ構造となっている。
【００５７】
また、この単結晶シリコン層１４ａ表面には、ＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂが相対して形成されている。そしてドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部が、シリコン酸化膜３６に接している点に特徴がある。また、ソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上には、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を介して、例えば厚さ５０〜４００ｎｍのゲート電極２０が形成されている。また、ゲート電極２０側面には、サイドウォール２２が形成されている。
【００５８】
このようにして、アクティブ領域には、単結晶シリコン層１４ａ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタが形成されている。
【００５９】
また、全面に堆積された層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域１６ｂに接続された蓄積電極２６が形成されている。また、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０が形成されている。こうしてキャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタが、ＭＯＳトランジスタのドレイン領域１６ｂに接続されて形成されている。更に、層間絶縁膜２４に開口したコンタクトホールを介してソース領域１６ａに接続されたビット線３２が形成されている。
【００６０】
このようにして、アクティブ領域に形成されたＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続されたキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続されたビット線３２と、ワード線として使用するゲート電極２０とからＤＲＡＭが構成されている。
【００６１】
次に、図９に示すＤＲＡＭの製造方法を、図１１乃至図１５を用いて説明する。ここで、図１１乃至図１５はそれぞれ図９のＤＲＡＭの製造方法を説明するための工程断面図である。
上記図３乃至図５に示す工程と同様にして、半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍの素子分離用絶縁膜１２を形成した後、選択的エピタキシャル成長法を用いて、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させる（図１１参照）。
【００６２】
次いで、イオン注入法を用いて、単結晶シリコン層１４表面から５０〜９００ｎｍの深さのところに酸素（Ｏ）をイオン注入した後、加熱処理を施して、単結晶シリコン層１４の底面部又は単結晶シリコン層１４とシリコン基板１０との界面部に厚さ５０〜８００ｎｍのシリコン酸化膜３６を形成する。このシリコン酸化膜３６の形成により、単結晶シリコン層１４は、厚さ５０〜９００ｎｍの単結晶シリコン層１４ａとなる。こうして単結晶シリコン層１４ａがその側面及び底面を素子分離用絶縁膜１２及びシリコン酸化膜３６によって島状に絶縁分離されたＳＯＩ構造を形成する（図１２参照）。
【００６３】
次に、単結晶シリコン層１４ａ上に例えば厚さ５〜３０ｎｍのゲート酸化膜１８を形成した後、このゲート酸化膜１８上に、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド層からなるゲート電極２０を形成する（図１３参照）。
【００６４】
次いで、このゲート電極２０及び素子分離用絶縁膜１２をマスクとして、単結晶シリコン層１４ａ表面に不純物を導入して低濃度不純物領域を相対して形成し、続いてゲート電極２０側面に例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２を形成した後、ゲート電極２０、サイドウォール２２及び素子分離用絶縁膜１２をマスクとして、再び単結晶シリコン層１４ａ表面に不純物を導入し、単結晶シリコン層１４ａ底面のシリコン酸化膜３６に達する高濃度不純物領域を相対して形成する。こうしてＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂを相対して形成する。従って、ドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接すると共に、ドレイン領域１６ｂの下端部がシリコン酸化膜３６に接することになる。
【００６５】
このようにして、単結晶シリコン層１４ａ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタを形成する（図１４参照）。
【００６６】
次いで、全面に層間絶縁膜２４を堆積した後、ドレイン領域１６ｂ上の層間絶縁膜２４にコンタクトホールを開口し、このコンタクトホールを介してドレイン領域１６ｂに接続する蓄積電極２６を形成する。続いて、この蓄積電極２６上に、キャパシタ絶縁膜２８を介してプレート電極３０を形成する。このようにして、キャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタを、ＭＯＳトランジスタのドレイン領域１６ｂに接続して形成する。また、同時に、ソース領域１６ａ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してソース領域１６ａに接続するビット線３２を形成する。
【００６７】
このようにして、アクティブ領域に形成したＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続したキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続したビット線３２と、ワード線として使用するゲート電極２０とから構成される図９のＤＲＡＭが作製される（図１５参照）。
【００６８】
なお、本実施の形態に係るＤＲＡＭの製造方法においては、図１２に示すように、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後、単結晶シリコン層１４ａにＭＯＳトランジスタを形成する工程の前に、単結晶シリコン層１４表面から酸素イオンを注入し、単結晶シリコン層１４の底面部又は単結晶シリコン層１４とシリコン基板１０と界面部にシリコン酸化膜３６を形成しているが、こうした酸素イオンの注入によりシリコン酸化膜３６を形成する工程は、この段階に限定されるものではない。
即ち、単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後であれば、ＭＯＳトランジスタを形成する工程中又はその後であってもよい。但し、ゲート電極２０形成後の場合においては、このゲート電極２０によって酸素イオン注入が抑制され、ゲート電極２０下方に形成されるシリコン酸化膜３６の位置や厚さが変動するおそれがある。
【００６９】
このように本実施の形態に係るＤＲＡＭによれば、アクティブ領域に形成されるＭＯＳトランジスタのドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部がシリコン酸化膜３６に接しているため、図１０中に矢印で示すように、蓄積電極２６に接続されたドレイン領域１６ｂから流出するリーク電流Ｉは、ゲート方向に流れるリーク電流成分Ｉａ（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域１６ｂ底部からシリコン基板１０方向に流れるリーク電流成分Ｉｂと素子分離領域方向に流れるリーク電流成分Ｉｃがなくなる。即ち、上記第１の実施の形態に係るＤＲＡＭよりも更にリーク電流Ｉを減少させることができる。
このリーク電流Ｉの減少により、ＤＲＡＭのリテンション特性が更に改善され、またリフレッシュサイクルを更に長くすることができるため、ＤＲＡＭの低電圧化、低消費電力化を更に推進することができる。
また、このリーク電流Ｉの低減の効果は上記第１の実施の形態に係るＤＲＡＭよりも大きいことから、リテンション特性の更なる向上により待機時のデータ保持用の電源を削減することやフラッシュメモリのような不揮発性メモリとして利用することの実現性もいっそう高くなる。
【００７０】
また、本実施の形態に係るＤＲＡＭの製造方法によれば、シリコン基板１０上の素子分離領域に素子分離用絶縁膜１２を形成した後、この素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させ、続いて、単結晶シリコン層１４表面から酸素イオンを注入し、単結晶シリコン層１４の底面部又は単結晶シリコン層１４とシリコン基板１０と界面部にシリコン酸化膜３６を形成することにより、素子を形成する単結晶シリコン層１４ａがその側面及び底面を素子分離用絶縁膜１２及びシリコン酸化膜３６によって島状に絶縁分離されたＳＯＩ構造を形成するため、上記第１の実施の形態の場合と同様に、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができると共に、上記第１の実施の形態の場合よりも更に素子分離特性を向上させることができる。
【００７１】
（第３の実施の形態）
本発明の第３の実施の形態に係るＤＲＡＭを、図１６及び図１７を用いて説明する。ここで、図１６は本実施の形態に係るＤＲＡＭを示す断面図、図１７は図９のＤＲＡＭの１ビット分のメモリセルの拡大図である。なお、上記図９及び図１０に示す第２の実施の形態に係るＤＲＡＭと同一の要素には同一の符号を付して説明を省略する。
【００７２】
シリコン基板３８上には厚さ５０〜８００ｎｍのシリコン酸化膜４０が形成され、絶縁性基板となっている。そしてこの絶縁性基板のシリコン酸化膜４０上の素子分離領域に、厚さ５０〜９００ｎｍのシリコン酸化膜又はシリコン窒化膜からなる素子分離用絶縁膜１２が形成されている。この素子分離用絶縁膜１２によって囲まれたシリコン酸化膜４０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４ｂが選択的に形成されている。
即ち、アクティブ領域の単結晶シリコン層１４ｂはその側面及び底面が素子分離用絶縁膜１２及びシリコン酸化膜４０によって島状に絶縁分離されたＳＯＩ構造となっている。
【００７３】
また、この単結晶シリコン層１４ｂ表面には、ＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂが相対して形成されている。そしてドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部が、シリコン酸化膜４０に接している。また、ソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上には、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を介して、例えば厚さ５０〜４００ｎｍのゲート電極２０が形成されている。また、ゲート電極２０側面には、サイドウォール２２が形成されている。
【００７４】
このようにして、単結晶シリコン層１４ｂ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタが形成されている。
【００７５】
また、全面に堆積された層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域１６ｂに接続された蓄積電極２６が形成され、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０が形成されている。こうしてキャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタが、ＭＯＳトランジスタのドレイン領域１６ｂに接続されて形成されている。更に、層間絶縁膜２４に開口したコンタクトホールを介してソース領域１６ａに接続されたビット線３２が形成されている。
【００７６】
このようにして、アクティブ領域に形成されたＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続されたキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続されたビット線３２と、ワード線として使用するゲート電極２０とからＤＲＡＭが構成されている。
【００７７】
次に、図１６に示すＤＲＡＭの製造方法を、図１８乃至図２３を用いて説明する。ここで、図１８乃至図２３はそれぞれ図１６のＤＲＡＭの製造方法を説明するための工程断面図である。
上記図３乃至図５に示す工程と同様にして、半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍの素子分離用絶縁膜１２を形成した後、選択的エピタキシャル成長法を用いて、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させる（図１８参照）。
【００７８】
次いで、シリコン基板１０裏側からＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ；化学的機械的研磨）を行い、シリコン基板１０を除去して素子分離用絶縁膜１２及び単結晶シリコン層１４の底面を露出した後、更に素子分離用絶縁膜１２及び単結晶シリコン層１４の底面のＣＭＰを進めて、それぞれ厚さが５０〜９００ｎｍの素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂになるようにする。なお、ここで、ＣＭＰの代わりにエッチング法を用いて、シリコン基板１０の除去及び素子分離用絶縁膜１２及び単結晶シリコン層１４の底面の一部除去を行ってもよい（図１９参照）。
【００７９】
次いで、別に用意したシリコン基板３８上に、熱酸化法又はＣＶＤ法により厚さ５０〜８００ｎｍのシリコン酸化膜４０を形成して、絶縁性基板とする。そしてシリコン基板３８上のシリコン酸化膜４０表面と素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂの底面とを接着させる。この接着は、両者を密着させて熱を加えることにより可能である（図２０参照）。
【００８０】
次いで、その側面及び底面が素子分離用絶縁膜１２ａ及びシリコン酸化膜４０によって島状に絶縁分離されたＳＯＩ構造の単結晶シリコン層１４ｂ上に、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を形成した後、このゲート酸化膜１８上に、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド層からなるゲート電極２０を形成する（図２１参照）。
【００８１】
次いで、このゲート電極２０及び素子分離用絶縁膜１２ａをマスクとして、単結晶シリコン層１４ｂ表面に不純物を導入して低濃度不純物領域を相対して形成し、続いてゲート電極２０側面に例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２を形成した後、ゲート電極２０、サイドウォール２２及び素子分離用絶縁膜１２ａをマスクとして、再び単結晶シリコン層１４ｂ表面に不純物を導入し、単結晶シリコン層１４ｂ底面のシリコン酸化膜４０に達する高濃度不純物領域を相対して形成する。こうしてＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂを相対して形成する。従って、ドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２ａに接すると共に、ドレイン領域１６ｂの下端部が、シリコン酸化膜４０に接することになる。
【００８２】
このようにして、単結晶シリコン層１４ｂ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタを形成する（図２２参照）。
【００８３】
次いで、全面に層間絶縁膜２４を堆積した後、ドレイン領域１６ｂ上の層間絶縁膜２４にコンタクトホールを開口し、このコンタクトホールを介してドレイン領域１６ｂに接続する蓄積電極２６を形成する。続いて、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０を形成する。このようにして、キャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタを、ＭＯＳトランジスタのドレイン領域１６ｂに接続して形成する。また、同時に、ソース領域１６ａ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してソース領域１６ａに接続するビット線３２を形成する。
【００８４】
このようにして、アクティブ領域に形成したＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続したキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続したビット線３２と、ワード線として使用するゲート電極２０とから構成される図２のＤＲＡＭが作製される（図２３参照）。
【００８５】
なお、本実施の形態に係るＤＲＡＭの製造方法においては、図１９及び図２０に示すように、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後、単結晶シリコン層１４ｂにＭＯＳトランジスタを形成する工程の前に、シリコン基板１０を除去し、更に素子分離用絶縁膜１２及び単結晶シリコン層１４の底面を研磨するＣＭＰを行い、研磨した素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂの底面とシリコン基板３８上のシリコン酸化膜４０表面とを接着させているが、こうしたＣＭＰと接着の工程は、この段階に限定されるものではない。即ち、単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後であれば、ＭＯＳトランジスタを形成する工程中又はその後であっても、また、キャパシタを形成する工程中又はその後であってもよい。
【００８６】
このように本実施の形態に係るＤＲＡＭによれば、アクティブ領域に形成されるＭＯＳトランジスタのドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部がシリコン酸化膜４０に接しているため、図１７中に矢印で示すように、蓄積電極２６に接続されたドレイン領域１６ｂから流出するリーク電流Ｉは、ゲート方向に流れるリーク電流成分Ｉａ（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域１６ｂ底部からシリコン基板３８方向に流れるリーク電流成分Ｉｂと素子分離領域方向に流れるリーク電流成分Ｉｃがなくなる。即ち、上記第２の実施の形態に係るＤＲＡＭと同様にリーク電流Ｉを減少させることができる。
このリーク電流Ｉの減少により、ＤＲＡＭのリテンション特性が改善され、またリフレッシュサイクルを長くすることができるため、ＤＲＡＭの低電圧化、低消費電力化を推進することができる。
また、このリーク電流Ｉの低減の効果は上記第２の実施の形態に係るＤＲＡＭと同様に大きいことから、リテンション特性の更なる向上により待機時のデータ保持用の電源を削減することやフラッシュメモリのような不揮発性メモリとして利用することの実現性もいっそう高くなる。
【００８７】
また、本実施の形態に係るＤＲＡＭの製造方法によれば、シリコン基板１０上の素子分離領域に素子分離用絶縁膜１２を形成し、この素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させ、続いて、ＣＭＰによってシリコン基板１０を除去し、更に所定の厚さの素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂとした後、これら素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂの底面と別に用意したシリコン基板３８上に形成したシリコン酸化膜４０表面とを接着させることにより、素子を形成する単結晶シリコン層１４ｂがその側面及び底面を素子分離用絶縁膜１２及びシリコン酸化膜４０によって島状に絶縁分離されたＳＯＩ構造を形成するため、上記第２の実施の形態の場合と同様に、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができると共に、更に素子分離特性を向上させることができる。
【００８８】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置によれば、半導体基板上の素子分離領域に素子分離用絶縁膜が形成され、この素子分離用絶縁膜によって囲まれた半導体基板上のアクティブ領域に単結晶シリコン層が選択的に形成されていることにより、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００８９】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
更に、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
このようにして、従来のＬＯＣＯＳ法を用いた素子分離よりも微細で良好な素子分離特性を得ることができるため、蓄積電極に接続されたドレイン領域から流出するリーク電流を減少させてリテンション特性を改善し、半導体装置の低電圧化、低消費電力化を推進することができると共に、待機時のデータ保持用の電源を削減することができる。
【００９０】
また、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造となっていることにより、更に素子分離特性を向上させることができる。
また、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、リーク電流を減少させることができる。
【００９１】
また、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接しており、かつドレイン領域の下端部が絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
そしてこのリーク電流の減少により、リテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、半導体装置の低電圧化、低消費電力化を推進することができる。また、リテンション特性の向上により電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することができる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【００９２】
また、本発明に係る半導体装置の製造方法によれば、シリコン基板上の素子分離領域に素子分離用絶縁膜を形成し、この素子分離用絶縁膜によって囲まれたシリコン基板上のアクティブ領域に単結晶シリコン層を選択的にエピタキシャル成長させることにより、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００９３】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
また、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
更に、素子分離用絶縁膜と単結晶シリコン層の厚さはそれぞれ任意に制御することが可能であり、両者の厚さをほぼ等しくすることは極めて容易であるため、ＬＯＣＯＳ酸化の場合のようにシリコン基板表面より盛り上がって平坦性が悪化することを防止して、素子分離用絶縁膜と単結晶シリコン層との間には段差のない良好な平坦性を得ることができる。
また、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を形成することにより、更に素子分離特性を向上させることができる。
【００９４】
また、ゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにすることにより、ドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、リーク電流を減少させることができる。
【００９５】
また、ゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにし、かつドレイン領域の下端が絶縁膜に接するようにすることにより、ドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
そしてこのリーク電流の減少により、リテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、半導体装置の低電圧化、低消費電力化を推進することができる。また、リテンション特性の向上により電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することができる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＤＲＡＭを示す断面図である。
【図２】図１のＤＲＡＭのＤＲＡＭの１ビット分のメモリセルの拡大図である。
【図３】図１のＤＲＡＭの製造方法を説明するための工程断面図（その１）である。
【図４】図１のＤＲＡＭの製造方法を説明するための工程断面図（その２）である。
【図５】図１のＤＲＡＭの製造方法を説明するための工程断面図（その３）である。
【図６】図１のＤＲＡＭの製造方法を説明するための工程断面図（その４）である。
【図７】図１のＤＲＡＭの製造方法を説明するための工程断面図（その５）である。
【図８】図１のＤＲＡＭの製造方法を説明するための工程断面図（その６）である。
【図９】本発明の第２の実施の形態に係るＤＲＡＭを示す断面図である。
【図１０】図９のＤＲＡＭの１ビット分のメモリセルの拡大図である。
【図１１】図９のＤＲＡＭの製造方法を説明するための工程断面図（その１）である。
【図１２】図９のＤＲＡＭの製造方法を説明するための工程断面図（その２）である。
【図１３】図９のＤＲＡＭの製造方法を説明するための工程断面図（その３）である。
【図１４】図９のＤＲＡＭの製造方法を説明するための工程断面図（その４）である。
【図１５】図９のＤＲＡＭの製造方法を説明するための工程断面図（その５）である。
【図１６】本発明の第３の実施の形態に係るＤＲＡＭを示す断面図である。
【図１７】図１６のＤＲＡＭの１ビット分のメモリセルの拡大図である。
【図１８】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その１）である。
【図１９】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その２）である。
【図２０】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その３）である。
【図２１】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その４）である。
【図２２】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その５）である。
【図２３】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その６）である。
【図２４】従来のＤＲＡＭの１ビット分のメモリセルを示す断面図である。
【図２５】ＬＯＣＯＳ法を説明するための断面図である。
【符号の説明】
１０……シリコン基板、１２……素子分離用絶縁膜、１４、１４ａ、１４ｂ……単結晶シリコン層、１６ａ……ソース領域、１６ｂ……ドレイン領域、１８……ゲート酸化膜、２０……ゲート電極、２２……サイドウォール、２４……層間絶縁膜、２６……蓄積電極、２８……キャパシタ絶縁膜、３０……プレート電極、３２……ビット線、３４……レジスト、３６……シリコン酸化膜、３８……シリコン基板、４０……シリコン酸化膜、５０……シリコン基板、５２……ＬＯＣＯＳ酸化膜、５４ａ……ソース領域、５４ｂ……ドレイン領域、５６……ゲート酸化膜、５８……ゲート電極、６０……層間絶縁膜、６２……蓄積電極、６４……キャパシタ絶縁膜、６６……プレート電極、６８……シリコン酸化膜、７０……シリコン窒化膜、７２……バーズビーク、７４……結晶欠陥。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特にＤＲＡＭ（Dynamic Random Access Memory）及びその製造方法に関するものである。
【０００２】
【従来の技術】
現在のＤＲＡＭの素子分離法としてはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ；選択酸化）法が主流である。従来のＬＯＣＯＳ法を用いて作製したＤＲＡＭを図２４を用いて説明する。ここで、図２４は１ビット（ｂｉｔ ）分のＤＲＡＭのメモリセルを示す断面図である。
【０００３】
半導体基板としてのシリコン基板５０上に、厚さ２００〜６００ｎｍのＬＯＣＯＳ酸化膜５２が形成されている。このＬＯＣＯＳ酸化膜５２により分離されたアクティブ領域のシリコン基板５０表面には、Ｎ型又はＰ型の不純物拡散層からなるソース領域５４ａ及びドレイン領域５４ｂが相対して形成されている。そしてこれらソース領域５４ａとドレイン領域５４ｂとに挟まれたチャネル領域上には、ゲート酸化膜５６を介してゲート電極５８が形成されている。こうしてアクティブ領域にはＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ）トランジスタが形成されている。
【０００４】
また、全面には層間絶縁膜６０が堆積されており、この層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域５４ｂに接続された蓄積電極６２が形成されている。また、この蓄積電極６２上には、キャパシタ絶縁膜６４を介してプレート電極６６が形成されている。こうしてＭＯＳトランジスタのドレイン領域１６ｂに接続するキャパシタが形成されている。
【０００５】
次に、アクティブ領域を分離するＬＯＣＯＳ酸化膜５２の形成について、図２５（ａ）を用いて説明する。
先ず、シリコン基板５０表面を熱酸化して、シリコン基板５０上に厚さ５〜７０ｎｍのシリコン酸化膜６８を形成した後、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法を用いて、シリコン酸化膜６８上に厚さ５０〜３００ｎｍのシリコン窒化膜７０を堆積する。続いて、このシリコン窒化膜７０上にレジストを塗布した後、リソグラフィ技術を用いて、このレジストをアクティブ領域の形状にパターニングする。
【０００６】
次いで、このアクティブ領域の形状にパターニングしたレジストをマスクとするＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、シリコン窒化膜７０を選択的にエッチングして、アクティブ領域の形状にパターニングする。
【０００７】
次いで、レジストを剥離した後、アクティブ領域の形状にパターニングしたシリコン窒化膜７０をマスクとして、ＬＯＣＯＳ酸化を行い、素子分離領域に厚さ２００〜６００ｎｍのＬＯＣＯＳ酸化膜５２を形成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来のＬＯＣＯＳ法を用いて作製したＤＲＡＭにおいては、ドレイン領域５４ｂからシリコン基板５０へ流れるリーク電流Ｉが発生する。そしてこのリーク電流Ｉは、図２４中に矢印で示すように、３方向に流れる各リーク電流成分Ｉａ、Ｉｂ、Ｉｃからなっている。
即ち、Ｉａはゲート方向に流れるリーク電流成分である。なお、このリーク電流成分Ｉａには、ゲート電圧が閾値電圧以下でしかも表面が弱反転状態のときに流れるサブスレッショルド（ｓｕｂｔｈｒｅｓｈｏｌｄ）リーク電流が含まれている。Ｉｂはドレイン領域５４ｂ底部からシリコン基板５０に流れるリーク電流成分である。Ｉｃは素子分離領域方向に流れるリーク電流成分である。
【０００９】
このようにリーク電流成分Ｉａ、Ｉｂ、Ｉｃからなるリーク電流Ｉが発生することにより、ＤＲＡＭのリテンション（ｒｅｔｅｎｔｉｏｎ ）特性が劣化する。そのため低電圧による動作ができなかったり、リフレッシュサイクルを長くすることができず、消費電力を下げることができなかったりする。従って、今後のＤＲＡＭの低電圧化、低消費電力化を推進するうえで妨げになるという問題があった。
【００１０】
また、リーク電流成分Ｉａ、Ｉｂ、Ｉｃからなるリーク電流Ｉは、ＤＲＡＭが電源をオフ（ｏｆｆ ）にした場合にデータが消滅する原因になっている。そのためＤＲＡＭには不使用時にもデータを保持するための電源が不可欠となっていた。従って、電源をオフにした場合においてもＤＲＡＭのデータが残るようにするためには、このリーク電流Ｉを減少させなければならないという課題があった。
【００１１】
更に、ＤＲＡＭの作製に上記従来のＬＯＣＯＳ法を用いること自体にも、以下のような問題があった。
例えば、図２５（ａ）に示すように、アクティブ領域の形状にパターニングしたシリコン窒化膜７０をマスクとしてＬＯＣＯＳ酸化を行い、素子分離領域に厚さ２００〜６００ｎｍのＬＯＣＯＳ酸化膜５２を形成する場合には、ＬＯＣＯＳ酸化膜５２の端部に長さＬ１ のバーズビーク（ｂｉｒｄ’ｓ ｂｅａｋ ）７２が発生する。そしてこのバーズビーク７２によりアクティブ領域が減少するため、アクティブ領域の線幅制御が困難になり、ＤＲＡＭの微細化が妨げられるという問題があった。
【００１２】
また、図２５（ｂ）に示すように、ＬＯＣＯＳ酸化膜５２の幅を縮小してＤＲＡＭの微細化を進めようとする場合には、マスクとして使用するシリコン窒化膜７０間のスペースＬ２ を狭くする。しかし、この場合、シリコン窒化膜７０間の狭いスペースＬ２ を通ってシリコン基板５０中に拡散していく酸素の量が少なくなり、通常のＬＯＣＯＳ酸化膜５２の幅が広い箇所と比較すると、ＬＯＣＯＳ酸化膜５２の幅を狭くした箇所では十分なＬＯＣＯＳ酸化膜５２の厚さＤを得ることができない。そのため、素子分離特性が悪化して、隣同士のトランジスタがショートするおそれが生じるという問題があった。
【００１３】
また、図２５（ｃ）に示すように，ＬＯＣＯＳ酸化の際に、シリコン基板５０とＬＯＣＯＳ酸化膜５２との間に応力が生じて、ＬＯＣＯＳ酸化膜５２に接するシリコン基板５０に結晶欠陥７４が発生するおそれがある。そしてこの結晶欠陥７４によりリーク電流Ｉ、特にリーク電流成分Ｉｃが増加するため、ＤＲＡＭにおけるリテンシヨン特性の劣化の原因になるという問題があった。
【００１４】
更に、良好な素子分離特性を得るためにはＬＯＣＯＳ酸化膜５２の厚さを厚くする必要があるが、ＬＯＣＯＳ酸化膜５２の厚さを厚くするほどＬＯＣＯＳ酸化膜５２はシリコン基板５１表面より盛り上がり、平坦性が悪化する。このため、後の工程におけるレジストパターニング及びエッチング等の加工の際のプロセスマージンが悪化するという問題もあった。
【００１５】
そこで本発明は、上記問題点を鑑みてなされたものであり、キャパシタに接続するドレイン領域と半導体基板との間のリーク電流を低減してＤＲＡＭのリテンシヨン特性を向上させることにより、低電圧化、低消費電力化に対応することが可能になると共に、待機時のデータ保持のための電源をなくすことが可能になる半導体装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題は、以下の本発明に係る半導体装置の製造方法により達成される。
即ち、本発明に係る半導体装置は、半導体基板と、前記半導体基板上の素子分離領域に形成された素子分離用絶縁膜と、前記素子分離用絶縁膜によって囲まれた前記半導体基板上のアクティブ領域に、選択的に形成された単結晶シリコン層と、前記単結晶シリコン層表面に相対して形成されたソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域上に、ゲート絶縁膜を介して形成されたゲート電極と、全面に堆積された層間絶縁膜に開口したコンタクトホールを介して、前記ドレイン領域に接続された蓄積電極と、前記蓄積電極上に、キャパシタ絶縁膜を介して形成されたプレート電極と、を有することを特徴とする。
【００１７】
このように本発明に係る半導体装置においては、半導体基板上の素子分離領域に素子分離用絶縁膜が形成され、この素子分離用絶縁膜によって囲まれた半導体基板上のアクティブ領域に単結晶シリコン層が選択的に形成されているため、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００１８】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００１９】
更に、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
従って、従来のＬＯＣＯＳ法を用いた素子分離よりも微細で良好な素子分離特性を得ることができるため、蓄積電極に接続されたドレイン領域から流出するリーク電流を減少させてリテンション特性を改善し、半導体装置の低電圧化、低消費電力化を図ることを可能にすると共に、待機時のデータ保持用の電源を削減することを可能にする。
【００２０】
また、上記の本発明の半導体装置において、前記単結晶シリコン層と前記半導体基板との間に絶縁膜が形成され、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層が島状に絶縁分離されている構成とすることができる。
このような構成を採用することにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離された、いわゆるＳＯＩ（Silicon On Insulator）構造となるため、更に素子分離特性を向上させることができる。
【００２１】
また、上記の本発明の半導体装置において、前記ドレイン領域のチャネル側と反対側の端部を、前記素子分離用絶縁膜に接した構成とすることができる。このように、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、全体のリーク電流を減少させることができる。
そしてこのリーク電流の減少により、リテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、半導体装置の低電圧化、低消費電力化を推進することができる。また、リテンション特性の向上により電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することができる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【００２２】
また、上記の半導体装置において、前記ドレイン領域のチャネル側と反対側の端部が、前記素子分離用絶縁膜に接しており、かつ前記ドレイン領域の下端部が、前記絶縁膜に接した構成とすることができる。
このように、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接していると共に、ドレイン領域の下端部が絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
従って、このリーク電流の減少により、ＤＲＡＭのリテンション特性が更に改善され、またリフレッシュサイクルを更に長くすることができるため、ＤＲＡＭの低電圧化、低消費電力化を更に推進することができる。また、このリーク電流の低減の効果はより大きいことから、リテンション特性の更なる向上により待機時のデータ保持用の電源を削減することやフラッシュメモリのような不揮発性メモリとして利用することの実現性もいっそう高くなる。
【００２３】
請求項１に係る半導体装置の製造方法は、半導体基板上の素子分離領域に、素子分離用絶縁膜を形成する第１の工程と、前記素子分離用絶縁膜によって囲まれた前記半導体基板上のアクティブ領域に、単結晶シリコン層を選択的にエピタキシャル成長させる第２の工程と、前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成する第３の工程とを有することを特徴とする。
【００２４】
このように請求項１に係る半導体装置の製造方法においては、半導体基板上の素子分離領域に素子分離用絶縁膜を形成し、この素子分離用絶縁膜によって囲まれた半導体基板上のアクティブ領域に単結晶シリコン層を選択的にエピタキシャル成長させるため、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００２５】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
また、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
更に、素子分離用絶縁膜と単結晶シリコン層の厚さはそれぞれ任意に制御することが可能であり、両者の厚さをほぼ等しくすることは極めて容易となるため、ＬＯＣＯＳ酸化の場合のように半導体基板表面より盛り上がって平坦性が悪化することを防止して、素子分離用絶縁膜と単結晶シリコン層との間には段差のない良好な平坦性を得ることができる。
【００２６】
また、上記請求項１記載の半導体装置の製造方法において、前記ドレイン領域上に、層間絶縁膜に開口したコンタクトホールを介して蓄積電極を形成した後、前記蓄積電極上に、キャパシタ絶縁膜を介してプレート電極を形成する第４の工程を有する構成とすることができる。
このような構成とすることにより、従来のＬＯＣＯＳ法を用いた素子分離よりも微細で良好な素子分離特性を得ることができるため、蓄積電極に接続されたドレイン領域から流出するリーク電流を減少させてリテンション特性を改善し、半導体装置の低電圧化、低消費電力化を推進することができると共に、待機時のデータ保持用の電源を削減することができる。
【００２７】
また、上記の半導体装置の製造方法において、前記単結晶シリコン層の底面に絶縁膜を形成し、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層を島状に絶縁分離する工程を有する構成とすることができる。
このような構成を採用することにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を形成するため、更に素子分離特性を向上させることができる。
【００２８】
また、本発明においては、上記の半導体装置の製造方法において、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層を島状に絶縁分離する工程を、前記単結晶シリコン層の底面部又は前記単結晶シリコン層と前記半導体基板との界面部に酸素イオンを注入して、酸化膜を形成する工程とすることがきる。
このように単結晶シリコン層の底面部又は単結晶シリコン層と半導体基板と界面部に酸素イオンを注入して酸化膜を形成することにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を容易に形成することができる。
【００２９】
また、本発明においては、上記の半導体装置の製造方法において、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層を島状に絶縁分離する工程を、前記半導体基板を裏面から研磨又はエッチングして前記半導体基板並びに前記素子分離用絶縁膜及び前記単結晶シリコン層の一部を除去した後、表面に絶縁膜を形成した絶縁性基板を別に用意し、前記素子分離用絶縁膜及び前記単結晶シリコン層の底面と前記絶縁膜の表面とを接着させる工程することがきる。
このように研磨又はエッチングによって所定の厚さにした素子分離用絶縁膜及び単結晶シリコン層の底面と別に用意した絶縁性基板の絶縁膜表面とを接着させることにより、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を容易に形成することができる。
【００３０】
また、本発明においては、上記の半導体装置の製造方法において、前記第１の工程を、半導体基板表面を酸化して、前記半導体基板上に酸化膜を形成し、前記酸化膜上に素子分離領域の形状にパターニングしたレジストを形成した後、前記レジストをマスクとして前記酸化膜をエッチングして、前記半導体基板上の素子分離領域に前記酸化膜を形成する工程とすることがきる。
このように熱酸化により半導体基板上に酸化膜を形成した後、この酸化膜をリソグラフィ技術を用いて素子分離領域の形状にパターニングして素子分離用絶縁膜を形成することにより、所望のパターン通りに素子分離領域を形成することができるため、素子分離領域に囲まれたアクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能であり、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小しても素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができるため、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００３１】
また、本発明においては、上記の半導体装置の製造方法において、前記第１の工程を、半導体基板上の全面に絶縁膜を堆積し、前記絶縁膜上に素子分離領域の形状にパターニングしたレジストを形成した後、前記レジストをマスクとして前記絶縁膜をエッチングして、前記半導体基板上の素子分離領域に前記絶縁膜を形成する工程とすることができる。
このように半導体基板上の全面に絶縁膜を堆積した後、この絶縁膜をリソグラフィ技術を用いて素子分離領域の形状にパターニングして素子分離用絶縁膜を形成することにより、所望のパターン通りに素子分離領域を形成することができるため、素子分離領域に囲まれたアクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能であり、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小しても素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができるため、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００３２】
また、本発明においては、上記の半導体装置の製造方法において、前記第３の工程が、前記単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極及び前記素子分離用絶縁膜をマスクとして前記単結晶シリコン層表面に不純物イオンを注入して、前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ドレイン領域のチャネル側と反対側の端部が前記素子分離用絶縁膜に接するようにする工程とすることができる。
このようにゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにするため、ドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、リーク電流を減少させることができる。
【００３３】
また、本発明においては、上記の半導体装置の製造方法において、前記第３の工程を、前記単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極及び前記素子分離用絶縁膜をマスクとして前記単結晶シリコン層表面に不純物イオンを注入して、前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ドレイン領域のチャネル側と反対側の端部が前記素子分離用絶縁膜に接するようにし、かつ前記ドレイン領域の下端が前記絶縁膜に接するようにする工程とすることができる。
このようにゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにし、かつドレイン領域の下端が絶縁膜に接するようにするため、ドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
【００３４】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の実施の形態を説明する。
（第１の実施の形態）
本発明の第１の実施の形態に係るＤＲＡＭを、図１及び図２を用いて説明する。ここで、図１は本実施の形態に係るＤＲＡＭを示す断面図、図２は図１のＤＲＡＭの１ビット分のメモリセルの拡大図である。
半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍのシリコン酸化膜又はシリコン窒化膜からなる素子分離用絶縁膜１２が形成されている。この素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４が選択的に形成されている。
【００３５】
また、この単結晶シリコン層１４表面には、Ｎ型又はＰ型の不純物拡散層からなるソース領域１６ａ及びドレイン領域１６ｂが相対して形成されている。なお、これらのソース領域１６ａ及びドレイン領域１６ｂは、図示はしないが、それぞれ高濃度不純物領域とそのチャネル側の低濃度不純物領域とから構成されるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ−Ｓｏｕｒｃｅ）構造をなしている。そしてドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２に接している点に特徴がある。
【００３６】
また、ソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上には、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を介して、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド（ｐｏｌｙｃｉｄｅ）層からなるゲート電極２０が形成されている。また、ゲート電極２０側面には、例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２が形成されている。
このようにして、アクティブ領域には、単結晶シリコン層１４表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタが形成されている。
【００３７】
また、全面には層間絶縁膜２４が堆積されており、この層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域１６ｂに接続された蓄積電極２６が形成されている。また、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０が形成されている。こうしてキャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタが、ＭＯＳトランジスタのドレイン領域１６ｂに接続されて形成されている。
更にまた、層間絶縁膜２４に開口したコンタクトホールを介してソース領域１６ａに接続されたビット線３２が形成されている。但し、このビット線３２は、図１に示す断面では本来見えないため、図１中においては破線で示す。
このようにして、アクティブ領域に形成されたＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続されたキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続されたビット線３２と、ワード線として使用するゲート電極２０とからＤＲＡＭが構成されている。
【００３８】
次に、図１に示すＤＲＡＭの製造方法を、図３乃至図８を用いて説明する。ここで、図３乃至図８はそれぞれ図１のＤＲＡＭの製造方法を説明するための工程断面図である。
例えば熱酸化法を用いて、半導体基板としてのシリコン基板１０上に厚さ１００〜１７００ｎｍのシリコン酸化膜１２ａを形成した後、このシリコン酸化膜１２ａ上にレジスト３４を塗布する。そしてリソグラフィ技術を用いて、このレジスト３４を素子分離領域の形状にパターニングする（図３参照）。
【００３９】
次いで、この素子分離領域の形状にパターニングしたレジスト３４をマスクとするＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により、シリコン酸化膜１２ａを選択的にエッチングして、シリコン酸化膜からなる素子分離用絶縁膜１２を形成する。続いて、このレジスト３４を剥離する（図４参照）。
なお、図３及び図４に示す工程においては、熱酸化法を用いてシリコン酸化膜１２ａを形成し、このシリコン酸化膜１２ａを素子分離領域の形状にパターニングして素子分離用絶縁膜１２を形成しているが、この代わりに例えばＣＶＤ法を用いてシリコン基板１０上にシリコン酸化膜又はシリコン窒化膜を形成し、このＣＶＤ酸化膜又はＣＶＤ窒化膜を素子分離領域の形状にパターニングして素子分離用絶縁膜１２を形成してもよい。
【００４０】
次いで、選択的エピタキシャル成長法を用いて、素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させる（図５参照）。
ここで、単結晶シリコン層１４の厚さを素子分離用絶縁膜１２の厚さとほぼ等しくなるように調整したのは、単結晶シリコン層１４と素子分離用絶縁膜１２の平坦性を良好なものにし、後の工程におけるレジストパターニング及びエッチング等の加工を容易にするためである。
【００４１】
また、単結晶シリコン層１４の選択的エピタキシャル成長の条件については、Ｈ．Ｈａｄａ，ｅｔ ａｌ．，“Ａ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ａｎｉｓｏｔｒｏｐｉｃａｌ Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｓｉｌｉｃｏｎ Ｆｏｒ Ｇｉｇａ−Ｂｉｔ ＤＲＡＭｓ”，ＩＥＥＥ，ＩＥＤＭ，ｐ．６６５，（１９９５）を参考にした。この資料においては、コンタクト部だけに単結晶シリコン層を選択的にエピタキシャル成長させる場合について述べているが、本実施の形態の場合にも適用することが可能である。
【００４２】
更に、必要に応じて、アクティブ領域の単結晶シリコン層１４の表面濃度を調整するために所定の不純物のイオン注入を行ったり、Ｐ−ウェルやＮ−ウェルを形成するために所定の不純物のイオン注入を行ったりすることも可能である。
【００４３】
次いで、熱酸化法を用いて、単結晶シリコン層１４上に例えば厚さ５〜３０ｎｍのゲート酸化膜１８を形成する。続いて、このゲート酸化膜１８上に、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド層を形成した後、所定の形状にパターニングして、多結晶シリコン層又はポリサイド層からなるゲート電極２０を形成する（図６参照）。
【００４４】
次いで、このゲート電極２０及び素子分離用絶縁膜１２をマスクとして、単結晶シリコン層１４表面にＮ型又はＰ型の不純物を導入して低濃度不純物領域を相対して形成する。続いて、ゲート電極２０側面に例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２を形成した後、ゲート電極２０、サイドウォール２２及び素子分離用絶縁膜１２をマスクとして、再び単結晶シリコン層１４表面にＮ型又はＰ型の不純物を導入して高濃度不純物領域を相対して形成する。こうして高濃度不純物領域とそのチャネル側の低濃度不純物領域とから構成されるＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂを相対して形成する。このとき、ソース領域１６ａ及びドレイン領域１６ｂを形成する際、素子分離用絶縁膜１２をマスクとして不純物を導入しているため、ドレイン領域１６ｂのチャネル側と反対側の端部は、素子分離用絶縁膜１２に接することになる。
【００４５】
このようにして、アクティブ領域に、単結晶シリコン層１４表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタを形成する（図７参照）。
【００４６】
次いで、全面に、層間絶縁膜２４を堆積する。そしてドレイン領域１６ｂ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してドレイン領域１６ｂに接続する蓄積電極２６を形成する。続いて、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０を形成する。このようにして、キャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタを、ＭＯＳトランジスタのドレイン領域１６ｂに接続して形成する。
また、同時に、ソース領域１６ａ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してソース領域１６ａに接続するビット線３２を形成する。
【００４７】
このようにして、アクティブ領域に形成したＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続したキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続したビット線３２と、ワード線として使用するゲート電極２０とから構成される図１のＤＲＡＭが作製される（図８参照）。
【００４８】
このように本実施の形態に係るＤＲＡＭによれば、アクティブ領域に形成されるＭＯＳトランジスタのドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接しているため、図２中に矢印で示すように、蓄積電極２６に接続されたドレイン領域１６ｂから流出するリーク電流Ｉは、ゲート方向に流れるリーク電流成分Ｉａ（サブスレッショルドリーク電流を含む。）とドレイン領域１６ｂ底部からシリコン基板１０方向に流れるリーク電流成分Ｉｂとに限られ、素子分離領域方向に流れるリーク電流成分Ｉｃがなくなる。即ち、全体のリーク電流Ｉを減少させることができる。
【００４９】
このリーク電流Ｉの減少により、ＤＲＡＭのリテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、ＤＲＡＭの低電圧化、低消費電力化を推進することができる。
【００５０】
また、このリーク電流Ｉを低減する効果を大きくしてリテンション特性を向上させることにより、電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することが可能になる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【００５１】
また、本実施の形態に係るＤＲＡＭの製造方法によれば、シリコン基板１０上の素子分離領域に素子分離用絶縁膜１２を形成した後、この素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させることにより、素子を形成する単結晶シリコン層１４を絶縁分離するため、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、ＤＲＡＭの微細化を進めることができる。
【００５２】
また、素子分離用絶縁膜１２の幅と厚さは任意に制御することが可能となるため、ＤＲＡＭの微細化を進めようとして素子分離用絶縁膜１２の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜１２の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
【００５３】
また、シリコン基板１０上に選択的にエピタキシャル成長させて形成した単結晶シリコン層１４には、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、従って結晶欠陥に起因するリーク電流の増加もないため、ＤＲＡＭにおけるリテンシヨン特性を向上させることができる。
【００５４】
更に、素子分離用絶縁膜１２と単結晶シリコン層１４の厚さはそれぞれ任意に制御することが可能であり、両者の厚さをほぼ等しくすることは極めて容易であるため、ＬＯＣＯＳ酸化の場合のようにシリコン基板表面より盛り上がって平坦性が悪化することを防止して、アクティブ領域の単結晶シリコン層１４と素子分離領域の素子分離用絶縁膜１２との間には段差を生じさせることなく良好な平坦性を得ることができる。従って、その後の工程におけるレジストパターング及びエッチング等の加工を容易にすることが可能となる。
【００５５】
（第２の実施の形態）
本発明の第２の実施の形態に係るＤＲＡＭを、図９及び図１０を用いて説明する。ここで、図９は本実施の形態に係るＤＲＡＭを示す断面図、図１０は図９のＤＲＡＭの１ビット分のメモリセルの拡大図である。なお、上記図１及び図２に示す第１の実施の形態に係るＤＲＡＭと同一の要素には同一の符号を付して説明を省略する。
【００５６】
半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍのシリコン酸化膜又はシリコン窒化膜からなる素子分離用絶縁膜１２が形成されている。この素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、厚さ５０〜８００ｎｍのシリコン酸化膜３６を介して、厚さ５０〜９００ｎｍの単結晶シリコン層１４ａが選択的に形成されている。
即ち、アクティブ領域の単結晶シリコン層１４ａはその側面及び底面が素子分離用絶縁膜１２及びシリコン酸化膜３６によって島状に絶縁分離されたＳＯＩ構造となっている。
【００５７】
また、この単結晶シリコン層１４ａ表面には、ＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂが相対して形成されている。そしてドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部が、シリコン酸化膜３６に接している点に特徴がある。また、ソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上には、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を介して、例えば厚さ５０〜４００ｎｍのゲート電極２０が形成されている。また、ゲート電極２０側面には、サイドウォール２２が形成されている。
【００５８】
このようにして、アクティブ領域には、単結晶シリコン層１４ａ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタが形成されている。
【００５９】
また、全面に堆積された層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域１６ｂに接続された蓄積電極２６が形成されている。また、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０が形成されている。こうしてキャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタが、ＭＯＳトランジスタのドレイン領域１６ｂに接続されて形成されている。更に、層間絶縁膜２４に開口したコンタクトホールを介してソース領域１６ａに接続されたビット線３２が形成されている。
【００６０】
このようにして、アクティブ領域に形成されたＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続されたキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続されたビット線３２と、ワード線として使用するゲート電極２０とからＤＲＡＭが構成されている。
【００６１】
次に、図９に示すＤＲＡＭの製造方法を、図１１乃至図１５を用いて説明する。ここで、図１１乃至図１５はそれぞれ図９のＤＲＡＭの製造方法を説明するための工程断面図である。
上記図３乃至図５に示す工程と同様にして、半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍの素子分離用絶縁膜１２を形成した後、選択的エピタキシャル成長法を用いて、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させる（図１１参照）。
【００６２】
次いで、イオン注入法を用いて、単結晶シリコン層１４表面から５０〜９００ｎｍの深さのところに酸素（Ｏ）をイオン注入した後、加熱処理を施して、単結晶シリコン層１４の底面部又は単結晶シリコン層１４とシリコン基板１０との界面部に厚さ５０〜８００ｎｍのシリコン酸化膜３６を形成する。このシリコン酸化膜３６の形成により、単結晶シリコン層１４は、厚さ５０〜９００ｎｍの単結晶シリコン層１４ａとなる。こうして単結晶シリコン層１４ａがその側面及び底面を素子分離用絶縁膜１２及びシリコン酸化膜３６によって島状に絶縁分離されたＳＯＩ構造を形成する（図１２参照）。
【００６３】
次に、単結晶シリコン層１４ａ上に例えば厚さ５〜３０ｎｍのゲート酸化膜１８を形成した後、このゲート酸化膜１８上に、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド層からなるゲート電極２０を形成する（図１３参照）。
【００６４】
次いで、このゲート電極２０及び素子分離用絶縁膜１２をマスクとして、単結晶シリコン層１４ａ表面に不純物を導入して低濃度不純物領域を相対して形成し、続いてゲート電極２０側面に例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２を形成した後、ゲート電極２０、サイドウォール２２及び素子分離用絶縁膜１２をマスクとして、再び単結晶シリコン層１４ａ表面に不純物を導入し、単結晶シリコン層１４ａ底面のシリコン酸化膜３６に達する高濃度不純物領域を相対して形成する。こうしてＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂを相対して形成する。従って、ドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接すると共に、ドレイン領域１６ｂの下端部がシリコン酸化膜３６に接することになる。
【００６５】
このようにして、単結晶シリコン層１４ａ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタを形成する（図１４参照）。
【００６６】
次いで、全面に層間絶縁膜２４を堆積した後、ドレイン領域１６ｂ上の層間絶縁膜２４にコンタクトホールを開口し、このコンタクトホールを介してドレイン領域１６ｂに接続する蓄積電極２６を形成する。続いて、この蓄積電極２６上に、キャパシタ絶縁膜２８を介してプレート電極３０を形成する。このようにして、キャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタを、ＭＯＳトランジスタのドレイン領域１６ｂに接続して形成する。また、同時に、ソース領域１６ａ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してソース領域１６ａに接続するビット線３２を形成する。
【００６７】
このようにして、アクティブ領域に形成したＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続したキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続したビット線３２と、ワード線として使用するゲート電極２０とから構成される図９のＤＲＡＭが作製される（図１５参照）。
【００６８】
なお、本実施の形態に係るＤＲＡＭの製造方法においては、図１２に示すように、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後、単結晶シリコン層１４ａにＭＯＳトランジスタを形成する工程の前に、単結晶シリコン層１４表面から酸素イオンを注入し、単結晶シリコン層１４の底面部又は単結晶シリコン層１４とシリコン基板１０と界面部にシリコン酸化膜３６を形成しているが、こうした酸素イオンの注入によりシリコン酸化膜３６を形成する工程は、この段階に限定されるものではない。
即ち、単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後であれば、ＭＯＳトランジスタを形成する工程中又はその後であってもよい。但し、ゲート電極２０形成後の場合においては、このゲート電極２０によって酸素イオン注入が抑制され、ゲート電極２０下方に形成されるシリコン酸化膜３６の位置や厚さが変動するおそれがある。
【００６９】
このように本実施の形態に係るＤＲＡＭによれば、アクティブ領域に形成されるＭＯＳトランジスタのドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部がシリコン酸化膜３６に接しているため、図１０中に矢印で示すように、蓄積電極２６に接続されたドレイン領域１６ｂから流出するリーク電流Ｉは、ゲート方向に流れるリーク電流成分Ｉａ（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域１６ｂ底部からシリコン基板１０方向に流れるリーク電流成分Ｉｂと素子分離領域方向に流れるリーク電流成分Ｉｃがなくなる。即ち、上記第１の実施の形態に係るＤＲＡＭよりも更にリーク電流Ｉを減少させることができる。
このリーク電流Ｉの減少により、ＤＲＡＭのリテンション特性が更に改善され、またリフレッシュサイクルを更に長くすることができるため、ＤＲＡＭの低電圧化、低消費電力化を更に推進することができる。
また、このリーク電流Ｉの低減の効果は上記第１の実施の形態に係るＤＲＡＭよりも大きいことから、リテンション特性の更なる向上により待機時のデータ保持用の電源を削減することやフラッシュメモリのような不揮発性メモリとして利用することの実現性もいっそう高くなる。
【００７０】
また、本実施の形態に係るＤＲＡＭの製造方法によれば、シリコン基板１０上の素子分離領域に素子分離用絶縁膜１２を形成した後、この素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させ、続いて、単結晶シリコン層１４表面から酸素イオンを注入し、単結晶シリコン層１４の底面部又は単結晶シリコン層１４とシリコン基板１０と界面部にシリコン酸化膜３６を形成することにより、素子を形成する単結晶シリコン層１４ａがその側面及び底面を素子分離用絶縁膜１２及びシリコン酸化膜３６によって島状に絶縁分離されたＳＯＩ構造を形成するため、上記第１の実施の形態の場合と同様に、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができると共に、上記第１の実施の形態の場合よりも更に素子分離特性を向上させることができる。
【００７１】
（第３の実施の形態）
本発明の第３の実施の形態に係るＤＲＡＭを、図１６及び図１７を用いて説明する。ここで、図１６は本実施の形態に係るＤＲＡＭを示す断面図、図１７は図９のＤＲＡＭの１ビット分のメモリセルの拡大図である。なお、上記図９及び図１０に示す第２の実施の形態に係るＤＲＡＭと同一の要素には同一の符号を付して説明を省略する。
【００７２】
シリコン基板３８上には厚さ５０〜８００ｎｍのシリコン酸化膜４０が形成され、絶縁性基板となっている。そしてこの絶縁性基板のシリコン酸化膜４０上の素子分離領域に、厚さ５０〜９００ｎｍのシリコン酸化膜又はシリコン窒化膜からなる素子分離用絶縁膜１２が形成されている。この素子分離用絶縁膜１２によって囲まれたシリコン酸化膜４０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４ｂが選択的に形成されている。
即ち、アクティブ領域の単結晶シリコン層１４ｂはその側面及び底面が素子分離用絶縁膜１２及びシリコン酸化膜４０によって島状に絶縁分離されたＳＯＩ構造となっている。
【００７３】
また、この単結晶シリコン層１４ｂ表面には、ＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂが相対して形成されている。そしてドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部が、シリコン酸化膜４０に接している。また、ソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上には、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を介して、例えば厚さ５０〜４００ｎｍのゲート電極２０が形成されている。また、ゲート電極２０側面には、サイドウォール２２が形成されている。
【００７４】
このようにして、単結晶シリコン層１４ｂ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタが形成されている。
【００７５】
また、全面に堆積された層間絶縁膜２４に開口したコンタクトホールを介してドレイン領域１６ｂに接続された蓄積電極２６が形成され、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０が形成されている。こうしてキャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタが、ＭＯＳトランジスタのドレイン領域１６ｂに接続されて形成されている。更に、層間絶縁膜２４に開口したコンタクトホールを介してソース領域１６ａに接続されたビット線３２が形成されている。
【００７６】
このようにして、アクティブ領域に形成されたＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続されたキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続されたビット線３２と、ワード線として使用するゲート電極２０とからＤＲＡＭが構成されている。
【００７７】
次に、図１６に示すＤＲＡＭの製造方法を、図１８乃至図２３を用いて説明する。ここで、図１８乃至図２３はそれぞれ図１６のＤＲＡＭの製造方法を説明するための工程断面図である。
上記図３乃至図５に示す工程と同様にして、半導体基板としてのシリコン基板１０上の素子分離領域に、厚さ１００〜１７００ｎｍの素子分離用絶縁膜１２を形成した後、選択的エピタキシャル成長法を用いて、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に、素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させる（図１８参照）。
【００７８】
次いで、シリコン基板１０裏側からＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ；化学的機械的研磨）を行い、シリコン基板１０を除去して素子分離用絶縁膜１２及び単結晶シリコン層１４の底面を露出した後、更に素子分離用絶縁膜１２及び単結晶シリコン層１４の底面のＣＭＰを進めて、それぞれ厚さが５０〜９００ｎｍの素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂになるようにする。なお、ここで、ＣＭＰの代わりにエッチング法を用いて、シリコン基板１０の除去及び素子分離用絶縁膜１２及び単結晶シリコン層１４の底面の一部除去を行ってもよい（図１９参照）。
【００７９】
次いで、別に用意したシリコン基板３８上に、熱酸化法又はＣＶＤ法により厚さ５０〜８００ｎｍのシリコン酸化膜４０を形成して、絶縁性基板とする。そしてシリコン基板３８上のシリコン酸化膜４０表面と素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂの底面とを接着させる。この接着は、両者を密着させて熱を加えることにより可能である（図２０参照）。
【００８０】
次いで、その側面及び底面が素子分離用絶縁膜１２ａ及びシリコン酸化膜４０によって島状に絶縁分離されたＳＯＩ構造の単結晶シリコン層１４ｂ上に、例えば厚さ５〜３０ｎｍのゲート酸化膜１８を形成した後、このゲート酸化膜１８上に、例えば厚さ５０〜４００ｎｍの多結晶シリコン層又はポリサイド層からなるゲート電極２０を形成する（図２１参照）。
【００８１】
次いで、このゲート電極２０及び素子分離用絶縁膜１２ａをマスクとして、単結晶シリコン層１４ｂ表面に不純物を導入して低濃度不純物領域を相対して形成し、続いてゲート電極２０側面に例えばシリコン酸化膜又はシリコン窒化膜からなるサイドウォール２２を形成した後、ゲート電極２０、サイドウォール２２及び素子分離用絶縁膜１２ａをマスクとして、再び単結晶シリコン層１４ｂ表面に不純物を導入し、単結晶シリコン層１４ｂ底面のシリコン酸化膜４０に達する高濃度不純物領域を相対して形成する。こうしてＬＤＤ構造のソース領域１６ａ及びドレイン領域１６ｂを相対して形成する。従って、ドレイン領域１６ｂのチャネル側と反対側の端部が、素子分離用絶縁膜１２ａに接すると共に、ドレイン領域１６ｂの下端部が、シリコン酸化膜４０に接することになる。
【００８２】
このようにして、単結晶シリコン層１４ｂ表面に相対して形成されたソース領域１６ａ及びドレイン領域１６ｂ、並びにこれらソース領域１６ａとドレイン領域１６ｂとに挟まれたチャネル領域上にゲート酸化膜１８を介して形成されたゲート電極２０から構成されるＭＯＳトランジスタを形成する（図２２参照）。
【００８３】
次いで、全面に層間絶縁膜２４を堆積した後、ドレイン領域１６ｂ上の層間絶縁膜２４にコンタクトホールを開口し、このコンタクトホールを介してドレイン領域１６ｂに接続する蓄積電極２６を形成する。続いて、この蓄積電極２６上には、キャパシタ絶縁膜２８を介してプレート電極３０を形成する。このようにして、キャパシタ絶縁膜２８を間に挟む蓄積電極２６とプレート電極３０とから構成されるキャパシタを、ＭＯＳトランジスタのドレイン領域１６ｂに接続して形成する。また、同時に、ソース領域１６ａ上の層間絶縁膜２４にコンタクトホールを開口した後、このコンタクトホールを介してソース領域１６ａに接続するビット線３２を形成する。
【００８４】
このようにして、アクティブ領域に形成したＭＯＳトランジスタと、このＭＯＳトランジスタのドレイン領域１６ｂに接続したキャパシタと、ＭＯＳトランジスタのソース領域１６ａに接続したビット線３２と、ワード線として使用するゲート電極２０とから構成される図２のＤＲＡＭが作製される（図２３参照）。
【００８５】
なお、本実施の形態に係るＤＲＡＭの製造方法においては、図１９及び図２０に示すように、素子分離用絶縁膜１２によって囲まれたシリコン基板１０上のアクティブ領域に単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後、単結晶シリコン層１４ｂにＭＯＳトランジスタを形成する工程の前に、シリコン基板１０を除去し、更に素子分離用絶縁膜１２及び単結晶シリコン層１４の底面を研磨するＣＭＰを行い、研磨した素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂの底面とシリコン基板３８上のシリコン酸化膜４０表面とを接着させているが、こうしたＣＭＰと接着の工程は、この段階に限定されるものではない。即ち、単結晶シリコン層１４を選択的にエピタキシャル成長させる工程の後であれば、ＭＯＳトランジスタを形成する工程中又はその後であっても、また、キャパシタを形成する工程中又はその後であってもよい。
【００８６】
このように本実施の形態に係るＤＲＡＭによれば、アクティブ領域に形成されるＭＯＳトランジスタのドレイン領域１６ｂのチャネル側と反対側の端部が素子分離用絶縁膜１２に接しており、かつドレイン領域１６ｂの下端部がシリコン酸化膜４０に接しているため、図１７中に矢印で示すように、蓄積電極２６に接続されたドレイン領域１６ｂから流出するリーク電流Ｉは、ゲート方向に流れるリーク電流成分Ｉａ（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域１６ｂ底部からシリコン基板３８方向に流れるリーク電流成分Ｉｂと素子分離領域方向に流れるリーク電流成分Ｉｃがなくなる。即ち、上記第２の実施の形態に係るＤＲＡＭと同様にリーク電流Ｉを減少させることができる。
このリーク電流Ｉの減少により、ＤＲＡＭのリテンション特性が改善され、またリフレッシュサイクルを長くすることができるため、ＤＲＡＭの低電圧化、低消費電力化を推進することができる。
また、このリーク電流Ｉの低減の効果は上記第２の実施の形態に係るＤＲＡＭと同様に大きいことから、リテンション特性の更なる向上により待機時のデータ保持用の電源を削減することやフラッシュメモリのような不揮発性メモリとして利用することの実現性もいっそう高くなる。
【００８７】
また、本実施の形態に係るＤＲＡＭの製造方法によれば、シリコン基板１０上の素子分離領域に素子分離用絶縁膜１２を形成し、この素子分離用絶縁膜１２によって囲まれたアクティブ領域の露出したシリコン基板１０上に素子分離用絶縁膜１２とほぼ等しい厚さの単結晶シリコン層１４を選択的にエピタキシャル成長させ、続いて、ＣＭＰによってシリコン基板１０を除去し、更に所定の厚さの素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂとした後、これら素子分離用絶縁膜１２ａ及び単結晶シリコン層１４ｂの底面と別に用意したシリコン基板３８上に形成したシリコン酸化膜４０表面とを接着させることにより、素子を形成する単結晶シリコン層１４ｂがその側面及び底面を素子分離用絶縁膜１２及びシリコン酸化膜４０によって島状に絶縁分離されたＳＯＩ構造を形成するため、上記第２の実施の形態の場合と同様に、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができると共に、更に素子分離特性を向上させることができる。
【００８８】
【発明の効果】
以上、詳細に説明した通り、本発明に係る半導体装置によれば、半導体基板上の素子分離領域に素子分離用絶縁膜が形成され、この素子分離用絶縁膜によって囲まれた半導体基板上のアクティブ領域に単結晶シリコン層が選択的に形成されていることにより、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００８９】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
更に、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
このようにして、従来のＬＯＣＯＳ法を用いた素子分離よりも微細で良好な素子分離特性を得ることができるため、蓄積電極に接続されたドレイン領域から流出するリーク電流を減少させてリテンション特性を改善し、半導体装置の低電圧化、低消費電力化を推進することができると共に、待機時のデータ保持用の電源を削減することができる。
【００９０】
また、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造となっていることにより、更に素子分離特性を向上させることができる。
また、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、リーク電流を減少させることができる。
【００９１】
また、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接しており、かつドレイン領域の下端部が絶縁膜に接していることにより、蓄積電極に接続されたドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
そしてこのリーク電流の減少により、リテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、半導体装置の低電圧化、低消費電力化を推進することができる。また、リテンション特性の向上により電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することができる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【００９２】
また、本発明に係る半導体装置の製造方法によれば、シリコン基板上の素子分離領域に素子分離用絶縁膜を形成し、この素子分離用絶縁膜によって囲まれたシリコン基板上のアクティブ領域に単結晶シリコン層を選択的にエピタキシャル成長させることにより、従来のＬＯＣＯＳ法を用いた素子分離の問題点を解決することができる。
即ち、ＬＯＣＯＳ酸化において発生するバーズビークによりアクティブ領域が減少することがなくなるため、所望のパターン通りにアクティブ領域及び素子分離領域を形成することができ、アクティブ領域の線幅制御が容易になり、半導体装置の微細化を進めることができる。
【００９３】
また、素子分離用絶縁膜の幅と厚さは任意に制御することが可能となるため、半導体装置の微細化を進めようとして素子分離用絶縁膜の幅を縮小してもＬＯＣＯＳ酸化膜のように素子分離用絶縁膜の厚さが減少することはなく、所望の厚さを確保することができ、微細な素子分離領域であっても良好な素子分離特性を得ることができる。
また、単結晶シリコン層は半導体基板上に選択的に形成されているため、ＬＯＣＯＳ酸化の際に生じる応力によって結晶欠陥が生成するようなこともなく、結晶欠陥に起因するリーク電流が増加することもない。
更に、素子分離用絶縁膜と単結晶シリコン層の厚さはそれぞれ任意に制御することが可能であり、両者の厚さをほぼ等しくすることは極めて容易であるため、ＬＯＣＯＳ酸化の場合のようにシリコン基板表面より盛り上がって平坦性が悪化することを防止して、素子分離用絶縁膜と単結晶シリコン層との間には段差のない良好な平坦性を得ることができる。
また、素子を形成する単結晶シリコン層がその側面及び底面を素子分離用絶縁膜及び絶縁膜によって島状に絶縁分離されたＳＯＩ構造を形成することにより、更に素子分離特性を向上させることができる。
【００９４】
また、ゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにすることにより、ドレイン領域から流出するリーク電流はゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）とドレイン領域底部から半導体基板方向に流れるリーク電流成分とに限られ、素子分離領域方向に流れるリーク電流成分がなくなるため、リーク電流を減少させることができる。
【００９５】
また、ゲート電極及び素子分離用絶縁膜をマスクとする不純物イオン注入により単結晶シリコン層表面にソース領域及びドレイン領域を形成し、ドレイン領域のチャネル側と反対側の端部が素子分離用絶縁膜に接するようにし、かつドレイン領域の下端が絶縁膜に接するようにすることにより、ドレイン領域から流出するリーク電流は、ゲート方向に流れるリーク電流成分（サブスレッショルドリーク電流を含む。）に限られ、ドレイン領域底部から半導体基板方向に流れるリーク電流成分と素子分離領域方向に流れるリーク電流成分がなくなるため、更にリーク電流を減少させることができる。
そしてこのリーク電流の減少により、リテンション特性が改善されるため、低電圧による動作が可能になる。また、リフレッシュサイクルを長くすることができるため、低消費電力化も可能となる。従って、半導体装置の低電圧化、低消費電力化を推進することができる。また、リテンション特性の向上により電源をオフにした場合においてもデータを保持することができるため、今まで必要だった待機時のデータ保持用の電源を削減することができる。また、フラッシュメモリのような不揮発性メモリとしても利用することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＤＲＡＭを示す断面図である。
【図２】図１のＤＲＡＭのＤＲＡＭの１ビット分のメモリセルの拡大図である。
【図３】図１のＤＲＡＭの製造方法を説明するための工程断面図（その１）である。
【図４】図１のＤＲＡＭの製造方法を説明するための工程断面図（その２）である。
【図５】図１のＤＲＡＭの製造方法を説明するための工程断面図（その３）である。
【図６】図１のＤＲＡＭの製造方法を説明するための工程断面図（その４）である。
【図７】図１のＤＲＡＭの製造方法を説明するための工程断面図（その５）である。
【図８】図１のＤＲＡＭの製造方法を説明するための工程断面図（その６）である。
【図９】本発明の第２の実施の形態に係るＤＲＡＭを示す断面図である。
【図１０】図９のＤＲＡＭの１ビット分のメモリセルの拡大図である。
【図１１】図９のＤＲＡＭの製造方法を説明するための工程断面図（その１）である。
【図１２】図９のＤＲＡＭの製造方法を説明するための工程断面図（その２）である。
【図１３】図９のＤＲＡＭの製造方法を説明するための工程断面図（その３）である。
【図１４】図９のＤＲＡＭの製造方法を説明するための工程断面図（その４）である。
【図１５】図９のＤＲＡＭの製造方法を説明するための工程断面図（その５）である。
【図１６】本発明の第３の実施の形態に係るＤＲＡＭを示す断面図である。
【図１７】図１６のＤＲＡＭの１ビット分のメモリセルの拡大図である。
【図１８】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その１）である。
【図１９】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その２）である。
【図２０】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その３）である。
【図２１】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その４）である。
【図２２】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その５）である。
【図２３】図１６のＤＲＡＭの製造方法を説明するための工程断面図（その６）である。
【図２４】従来のＤＲＡＭの１ビット分のメモリセルを示す断面図である。
【図２５】ＬＯＣＯＳ法を説明するための断面図である。
【符号の説明】
１０……シリコン基板、１２……素子分離用絶縁膜、１４、１４ａ、１４ｂ……単結晶シリコン層、１６ａ……ソース領域、１６ｂ……ドレイン領域、１８……ゲート酸化膜、２０……ゲート電極、２２……サイドウォール、２４……層間絶縁膜、２６……蓄積電極、２８……キャパシタ絶縁膜、３０……プレート電極、３２……ビット線、３４……レジスト、３６……シリコン酸化膜、３８……シリコン基板、４０……シリコン酸化膜、５０……シリコン基板、５２……ＬＯＣＯＳ酸化膜、５４ａ……ソース領域、５４ｂ……ドレイン領域、５６……ゲート酸化膜、５８……ゲート電極、６０……層間絶縁膜、６２……蓄積電極、６４……キャパシタ絶縁膜、６６……プレート電極、６８……シリコン酸化膜、７０……シリコン窒化膜、７２……バーズビーク、７４……結晶欠陥。
Claims (5)
- 半導体基板上の素子分離領域に、素子分離用絶縁膜を形成する工程と、
前記素子分離用絶縁膜によって囲まれた前記半導体基板上のアクティブ領域に、単結晶シリコン層を選択的にエピタキシャル成長させる工程と、
前記単結晶シリコン層の底面に絶縁膜を形成し、前記絶縁膜及び前記素子分離用絶縁膜によって前記単結晶シリコン層を島状に絶縁分離する工程と、
前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ソース領域と前記ドレイン領域とに挟まれたチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成する工程と、を有し、
前記単結晶シリコン層を島状に絶縁分離する工程が、前記半導体基板を裏面から研磨又はエッチングして前記半導体基板並びに前記素子分離用絶縁膜及び前記単結晶シリコン層の一部を除去した後、表面に絶縁膜を形成した絶縁性基板を別に用意し、前記素子分離用絶縁膜及び前記単結晶シリコン層の底面と前記絶縁膜の表面とを接着させる工程である
ことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記ドレイン領域上に、層間絶縁膜に開口したコンタクトホールを介して蓄積電極を形成した後、前記蓄積電極上に、キャパシタ絶縁膜を介してプレート電極を形成する工程を有する
ことを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記素子分離用絶縁膜を形成する工程が、半導体基板表面を酸化して、前記半導体基板上に酸化膜を形成し、前記酸化膜上に素子分離領域の形状にパターニングしたレジストを形成した後、前記レジストをマスクとして前記酸化膜をエッチングして、前記半導体基板上の素子分離領域に前記酸化膜を形成する工程である
ことを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記素子分離用絶縁膜を形成する工程が、半導体基板上の全面に絶縁膜を堆積し、前記絶縁膜上に素子分離領域の形状にパターニングしたレジストを形成した後、前記レジストをマスクとして前記絶縁膜をエッチングして、前記半導体基板上の素子分離領域に前記絶縁膜を形成する工程である
ことを特徴とする半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記ゲート絶縁膜を介してゲート電極を形成する工程が、前記単結晶シリコン層上に、ゲート絶縁膜を介してゲート電極を形成した後、前記ゲート電極及び前記素子分離用絶縁膜をマスクとして前記単結晶シリコン層表面に不純物イオンを注入して、前記単結晶シリコン層表面にソース領域及びドレイン領域を相対して形成すると共に、前記ドレイン領域のチャネル側と反対側の端部が前記素子分離用絶縁膜に接するようにし、かつ前記ドレイン領域の下端が前記絶縁膜に接するようにする工程である
ことを特徴とする半導体装置の製造方法。
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