JP2008205148A - 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子 - Google Patents

Abstract

【課題】保護対象となる半導体素子の外部に静電破壊保護素子を別個に設けることなく、簡易な構成で確実に静電破壊保護を図る。
【解決手段】
縦型ＰＮＰバイポーラトランジスタ４のベース領域であるＮ型拡散層５を囲繞するように、かつ、相互に接合されるようにして高濃度のＰ型ガードリング９及び高濃度のＮ型ガードリング１０が設けられることによりツェナーダイオード１１が形成されると共に、縦型ＰＮＰバイポーラトランジスタ４に等価的に形成された横型ＮＰＮ型バイポーラトランジスタ７と直列接続状態とされ、サージが印加された際に、ツェナーダイオード１１が横型ＮＰＮ型バイポーラトランジスタ７と共に導通することで、サージを、Ｐ型エピタキシャル層６全体へ低抵抗で拡散可能となっている。
【選択図】図１

Description

本発明は、半導体装置の静電破壊保護素子に係り、特に、縦型ＰＮＰトランジスタにおける静電破壊保護の簡素化、信頼性の向上等を図ったものに関する。

半導体装置として、例えば、図３に示された構成を有してなる縦型ＰＮＰトランジスタが知られている。すなわち、この従来の縦型ＰＮＰトランジスタは、
が、Ｐ型半導体基板（図３においては「ＰSUB」と表記）２１Ａ上に、Ｐ型エピタキシャル層（図３においては「Ｐ−ＥＰＩ」と表記）６Ａが形成されると共に、このＰ型エピタキシャル層６Ａに囲繞されるようにベース１２及びエミッタ１３が設けられたものである。
かかる構成において、そのベース１２とコレクタ１４間に、静電破壊を招くようなサージが印加され、ベース・コレクタ間の接合部分の降伏電圧ＢＶCBOで降伏を生ずると、図２の点線の特性線で示されたようにサージ電流が流れ始め、遂には素子の静電破壊に至る。
なお、図２において、横軸はベース・コレクタ間の電圧を、縦軸は電流を、それぞれ表している。

このような、サージ等による半導体素子の静電破壊を防止する回路としては、例えば、トランジスタを用いてラッチアップのし易さが異なる２つのサイリスタを形成し、高電圧が印加された際にサイリスタをラッチアップさせて高電圧の除去を可能としたもの等が種々提案されている（例えば、特許文献１等参照）。
特開２００５−１０１３８６号公報（第４−１３頁、図１−図１４）

しかしながら、上記従来の保護回路は、保護対象となる半導体素子と別個に設ける必要があるため、保護対象の半導体素子と別に新たに部品配置空間が必要となるため、回路の小型化が要請される場合や、新たな部品配置空間を確保できない場合などには必ずしも好適なものではない。このような場合、保護対象となる半導体素子自体の耐ノイズ性を高めるよう素子の物理的な設計条件を変えることで対応することも可能ではあるが、コスト高となる等の問題が生ずる。

本発明は、上記実状に鑑みてなされたもので、保護対象となる半導体素子の外部に静電破壊保護素子を別個に設けることなく、簡易な構成で確実に静電破壊保護を図ることのできる縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子を提供するものである。

上記本発明の目的を達成するため、本発明に係る縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子は、第１導電型の半導体基板をコレクタとし、当該半導体基板上に形成された第１導電型の半導体エピタキシャル層と、当該エピタキシャル層表面に形成された第２導電型半導体のベース領域と、当該ベース領域内に形成された第１導電型半導体のエミッタ領域とを有してなる縦型ＰＮＰバイポーラトランジスタに設けられる縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子であって、
前記ベース領域を囲繞するように、かつ、相互に接合されるようにして前記エピタキシャル層より高濃度の第１導電型半導体ガードリング及び第２導電型半導体ガードリングを設けて、当該第１及び第２導電型半導体ガードリングの接合部分によりツェナーダイオードを形成し、当該ツェナーダイオードを、前記縦型ＰＮＰバイポーラトランジスタのベース領域を形成する第２導電型半導体をコレクタ、前記縦型ＰＮＰバイポーラトランジスタのコレクタを形成する第１導電型の半導体エピタキシャル層をベース、前記第２導電型半導体ガードリングをエミッタとする横型ＮＰＮ型バイポーラトランジスタと直列接続状態とし、サージによる前記横型ＮＰＮ型バイポーラトランジスタの導通によって前記ツェナーダイオードを降伏せしめ、前記サージを、前記縦型ＰＮＰバイポーラトランジスタの第１導電型の半導体エピタキシャル層全体へ拡散可能としてなるものである。
かかる構成において、前記横型ＮＰＮ型バイポーラトランジスタは、その電流増幅率、ホールド電圧、動作電圧が、前記縦型ＰＮＰバイポーラトランジスタのべース領域と、当該ベース領域を囲繞する前記第２導電型半導体ガードリングとの距離の調整によって所望する大きさに設定されたものとすると好適である。

本発明によれば、縦型ＰＮＰバイポーラトランジスタのベース領域を囲繞するように第１及び第２の導電型半導体ガードリングを設けてツェナーダイオードが形成されるようにし、このツェナーダイオードを、縦型ＰＮＰバイポーラトランジスタの内部に等価的に形成される横型ＮＰＮ型バイポーラトランジスタのサージによる導通と共に降伏せしめ、それによって、サージを低抵抗で拡散可能としたので、トランジスタの外部に静電破壊保護のための回路を別個に設けることなく、比較的簡易な構成で、確実に静電破壊保護を図ることができるという効果を奏するものである。
また、本発明によれば、縦型ＰＮＰバイポーラトランジスタのサイズや、製造工程の条件などに大きな変更を来すことなく比較的簡易な構成で、従来に比してより安価に静電破壊保護を実現できるという効果を奏するものである。

以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子の構成例について、図１を参照しつつ説明する。
本発明の実施の形態における縦型ＰＮＰ用静電破壊保護素子１０１は、Ｐ型（第１導電型）の半導体基板（図１においては、「ＰＳＵＢ」と表記）２１上に次述するようにディスクリートの縦型ＰＮＰトランジスタ４と共に形成されたものとなっている。
以下、具体的な構成について説明すれば、まず、Ｐ型の半導体基板２１上には、Ｐ型エピタキシャル層（図１においては「Ｐ−ＥＰＩ」と表記）６が形成されており、そのほぼ中央部には、縦型ＰＮＰ型バイポーラトランジスタ４のベースとなるＮ型（第２導電型）拡散層５が島状に設けられている。そして、Ｎ型拡散層５には、ベース端子（図１においては「Ｂ」と表記）となる高濃度のＮ型拡散層１と、エミッタ端子（図１においては「Ｅ」と表記）となる高濃度のＰ型拡散層２が、それぞれ島状に設けられており、Ｐ型の半導体基板２１をコレクタ端子（図１においては「Ｃ」と表記）とする縦型ＰＮＰ型バイポーラトランジスタ４が構成されたものとなっている。

さらに、Ｐ型エピタキシャル層６には、上述したＮ型拡散層５を囲繞するように高濃度のＮ型拡散層によるＮ型ガードリング１０と、このＮ型ガードリング１０の外側に接して高濃度のＰ型拡散層によるＰ型ガードリング９が設けられている。
そして、Ｎ型拡散層５の周縁と高濃度のＮ型ガードリング１０の内周縁との間隔は、本発明の実施の形態においては、所定の値ＷＢとなるように設定されたものとなっている。

かかる構成において、Ｎ型拡散層５と、高濃度のＮ型ガードリング１０と、この両者の間に位置するＰ型エピタキシャル層６とにより、横型ＮＰＮバイポーラトランジスタ７が形成されたと等価な状態となり、しかも、そのベースとエミッタ端子となる高濃度のＮ型拡散層１０との間には、寄生抵抗により抵抗素子８が設けられたと等価な状態となっている（図１（Ｂ）参照）。
すなわち、横型ＮＰＮバイポーラトランジスタ７は、ＰＮＰバイポーラトランジスタ４のベース領域を形成するＮ型拡散層５をコレクタ、縦型ＰＮＰバイポーラトランジスタ４のコレクタを形成するＰ型エピタキシャル層６をベース、高濃度のＮ型ガードリング１０をエミッタとするものとなっている。
さらに、高濃度のＰ型ガードリング９と高濃度のＮ型ガードリング１０と接合により、Ｎ型ガードリング１０側をカソードとするツェナーダイオード１１が形成されたと等価な状態となっている（図１（Ｂ）参照）。

次に、上記構成における動作について説明する。
例えば、縦型ＰＮＰ型バイポーラトランジスタ４のベースとコレクタとの間に、静電破壊のサージが加わったと仮定する。そして、そのサージの大きさが、ベース・コレクタ間の接合の降伏電圧ＢＶCBOに至ると、サージ電流が横型バイポーラトランジスタ７のベース・エミッタ間の寄生抵抗による抵抗素子８を流れ、そこに生ずる電圧降下によって、横型バイポーラトランジスタ７は導通状態となる。横型バイポーラトランジスタ７の導通により、サージ電流は、高濃度のＰ型ガードリング９と高濃度のＮ型ガードリング１０とで形成されたツェナーダイオード１１を降伏せしめ、これを介してサージ電流がＰ型エピタキシャル層６全体で流れてゆき、低い抵抗でサージを流す、換言すれば、サージを拡散することができることとなる。

なお、横型ＮＰＮバイポーラトランジスタ７のベース幅を定めるＷＢ（Ｎ型拡散層５の周縁と高濃度のＮ型ガードリング１０の内周縁との間隔）を、レイアウト上で適宜調整することで、横型ＮＰＮバイポーラトランジスタ７のエミッタ・ベース間に形成される寄生抵抗の抵抗値を変えることができるので、結果として静電破壊のサージ電流とこの寄生抵抗値で定まるスナップバック電圧Ｖｔ１を所望の大きさに設定することが可能となる。

また、同じく上述のＷＢを調整することで、横型ＮＰＮバイポーラトランジスタ７の電流増幅率や動作電圧、さらには、ホールド電圧を所望する値に設定することが可能である。
なお、本発明の実施の形態においては、ディスクリートの縦型ＰＮＰトランジスタ４に静電破壊保護素子を設けるようにしたが、ディスクリートの縦型ＰＮＰトランジスタに限定される必要はなく、集積回路内の縦型ＰＮＰバイポーラトランジスタに適用しても勿論良いものである。

図２には、本発明の実施の形態における縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子のスナップバック特性を示す特性線（一点鎖線の特性線）が、従来の縦型ＰＮＰバイポーラトランジスタの典型的なコレクタ・ベース間の降伏電圧特性を示す特性線（点線の特性線）と共に示されている。
同図によれば、上述したように、横型ＮＰＮバイポーラトランジスタ７が、降伏電圧ＢＶCBOにおいて、そのコレクタ・エミッタ間のスナップバックを起こしサージ電流が流れても、従来と異なり、電圧がコレクタ・エミッタ間接合を破壊する大きさに至ることはなく、静電破壊からの縦型ＰＮＰバイポーラトランジスタ４の保護がなされていることが確認できる。

本発明の実施の形態における縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子の構成例を模式的に示す構成図であり、図１（Ａ）は、平面における構成例を模式的に示す構成図、図１（Ｂ）は、縦断面方向における構成例を模式的に示す構成図である。 本発明の実施の形態における縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子のスナップバック特性例を、従来の縦型ＰＮＰバイポーラトランジスタのスナップバック特性例と共に示す特性線図である。 従来のディスクリートの縦型ＰＮＰバイポーラトランジスタの構成例を模式的に示す構成図であり、図３（Ａ）は、平面における構成例を模式的に示す構成図、図３（Ｂ）は、縦断面方向における構成例を模式的に示す構成図である。

符号の説明

１…高濃度のＮ型拡散層
２…高濃度のＰ型拡散層
４…縦型ＰＮＰバイポーラトランジスタ
５…Ｎ型拡散層
６…Ｐ型エピタキシャル層
７…横型バイポーラトランジスタ
８…抵抗素子
９…高濃度のＰ型ガードリング
１０…高濃度のＮ型ガードリング
１１…ツェナーダイオード

Claims (2)

1. 第１導電型の半導体基板をコレクタとし、当該半導体基板上に形成された第１導電型の半導体エピタキシャル層と、当該エピタキシャル層表面に形成された第２導電型半導体のベース領域と、当該ベース領域内に形成された第１導電型半導体のエミッタ領域とを有してなる縦型ＰＮＰバイポーラトランジスタに設けられる縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子であって、
   前記ベース領域を囲繞するように、かつ、相互に接合されるようにして前記エピタキシャル層より高濃度の第１導電型半導体ガードリング及び第２導電型半導体ガードリングを設けて、当該第１及び第２導電型半導体ガードリングの接合部分によりツェナーダイオードを形成し、
   当該ツェナーダイオードを、前記縦型ＰＮＰバイポーラトランジスタのベース領域を形成する第２導電型半導体をコレクタ、前記縦型ＰＮＰバイポーラトランジスタのコレクタを形成する第１導電型の半導体エピタキシャル層をベース、前記第２導電型半導体ガードリングをエミッタとする横型ＮＰＮ型バイポーラトランジスタと直列接続状態とし、
   サージによる前記横型ＮＰＮ型バイポーラトランジスタの導通によって前記ツェナーダイオードを降伏せしめ、前記サージを、前記縦型ＰＮＰバイポーラトランジスタの第１導電型の半導体エピタキシャル層全体へ拡散可能としてなることを特徴とする縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子。
2. 前記横型ＮＰＮ型バイポーラトランジスタは、その電流増幅率、ホールド電圧、動作電圧が、前記縦型ＰＮＰバイポーラトランジスタのべース領域と、当該ベース領域を囲繞する前記第２導電型半導体ガードリングとの距離の調整によって所望する大きさに設定されたものであることを特徴とする請求項１記載の縦型ＰＮＰバイポーラトランジスタ用静電破壊保護素子。

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