JP3902040B2

JP3902040B2 - 半導体保護装置

Info

Publication number: JP3902040B2
Application number: JP2002082868A
Authority: JP
Inventors: 学今橋
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2002-03-25
Filing date: 2002-03-25
Publication date: 2007-04-04
Anticipated expiration: 2022-03-25
Also published as: JP2003282715A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体保護装置に係り、特に集積回路の入力端子に印加される過電圧サージから被保護内部回路の破壊、及び保護装置自体の破壊を防止する半導体保護装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化にともなって、集積化する半導体素子の微細化が進められており、その半導体素子を静電気（過電圧サージ）から保護する静電気保護素子に対する微細化も要求されている。しかしながら、微細化にともなって半導体素子のサージ耐量が小さくなるのは必然的であるにも拘わらず、半導体装置として要求されるサージ耐量は従来と同じレベルであるため、静電気保護素子にはより強力な保護能力が要求される。
【０００３】
特に、アバランシェ降伏を利用した静電気保護素子は、過電圧サージが印加された時のＰＮ接合部の高い電界による雪崩降伏を利用しているため、すなわち高電界で加速された電流が保護素子のコンタクト間を一気に流れるため、保護素子自身が破壊しやすいという問題があった。また保護素子のコンタクト間の離間距離が小さいと、電流がエピタキシャル表面付近を集中的に流れて、保護素子を破壊すると言う問題があり、保護素子の微細化を阻んでいる。
【０００４】
これまで、過電圧サージが印加された時の保護素子に流れる電流が集中することを避け、できるだけサージ印加電流を均一に流そうとする種々の工夫がなされている（特開平５−２６７５８８号公報）。
【０００５】
以下、従来の半導体保護装置について、図面を用いて説明する。図１６は第１の従来技術における半導体保護装置の断面図、図１７はその等価回路図、図１８はその平面レイアウト図である。
【０００６】
図１６〜図１８において、１６は内部回路、１７は半導体装置の入力端子、５１はＰ型のサブストレート、５２は高濃度のＮ型埋込層、５３は低濃度のＮ型エピタキシャル層、５４は高濃度のＰ型分離層（図では高濃度のＰ型埋込層と、エピタキシャル表面からの高濃度のＰ型拡散層とを利用した上下分離法を用いている）、５５はエピタキシャル表面から高濃度のＮ型埋込層に届くまで深く拡散された高濃度のＮ型拡散層、５６，５７はエピタキシャル表面から浅く拡散された高濃度のＰ型拡散層、５８はフィールド酸化膜、５９及び６１は高濃度のＰ型拡散層５７及び５６用の電極、６０は高濃度のＮ型拡散層５５用の電極である。
【０００７】
浅い高濃度のＰ型拡散層５７をエミッタ層、高濃度のＰ型拡散層５７を包囲する浅い高濃度のＰ型拡散層５６をコレクタ層、低濃度のＮ型エピタキシャル層５３をベース層、深い高濃度のＮ型拡散層５５をベースコンタクト部とするＰＮＰトランジスタ６４を構成している。そして、エミッタ層（浅い高濃度のＰ型拡散層５７）は電極５９を通して直接入力端子１７と内部回路１６に繋がっており、エミッタ用の電極５９とベース用の電極６０の間には抵抗６３が接続されている。コレクタ層（浅い高濃度のＰ型拡散層５６）は接地端子（図ではＧＮＤとしている）に繋がっている。また、コレクタ層（５６）とベース層（５３）との間で寄生的に構成される寄生ダイオード６２が存在する。
【０００８】
以上のように構成された第１の従来技術の半導体保護装置について、以下その動作を説明する。
【０００９】
入力端子１７に正の過電圧サージが印加された場合、コレクタ層（５６）とベース層（５３）との間の寄生ダイオード６２が、逆バイアスされてアバランシェ降伏を起こし、その時の降伏電流がベース・エミッタ間の抵抗６３に流れる。この降伏電流が抵抗６３に流れることによって、ＰＮＰトランジスタ６４のベース・エミッタ間が順方向バイアスされ、ＰＮＰトランジスタ６４が導通して、過電圧サージによる電流をエミッタ（５７）からコレクタ（５６）へ逃がすことにより、内部回路１６を過電圧サージから保護する。
【００１０】
入力端子１７に負の過電圧サージが印加された場合、コレクタ層（５６）とベース層（５３）との間で構成される寄生ダイオード６２または、Ｐ型のサブストレート５１と高濃度のＮ型埋込層５２との間で構成される寄生ダイオードが順バイアスされ、過電圧サージによる電流を逃がし、内部回路１６を過電圧サージから保護する。
【００１１】
次に、第２の従来技術について説明する。図１９は半導体保護素子の断面図、図２０はその等価回路図、図２１はその平面レイアウト図である。
【００１２】
図１９〜図２１において、１６は内部回路、１７は半導体装置の入力端子、７１はＰ型のサブストレート、７２は高濃度のＮ型埋込層、７３は低濃度のＮ型エピタキシャル層、７４は高濃度のＰ型分離層（この図では高濃度のＰ型埋込層と、表面からの高濃度のＰ型拡散層とを利用した上下分離法を用いた事例である）、７５はエピタキシャル表面から高濃度のＮ型埋込層に届くまで深く拡散された高濃度のＮ型拡散層、７６は低濃度のＮ型エピタキシャル層７３表面から拡散された浅い高濃度のＰ型拡散層であり、７７は高濃度のＰ型拡散層７６内の表面から拡散された浅い高濃度のＮ型拡散層、７８はフィールド酸化膜、７９は深い高濃度のＮ型拡散層７５用の電極、８０は上記エピタキシャル表面から拡散された高濃度のＰ型拡散層７６用の電極、８１は高濃度のＮ型拡散層７７用の電極である。
【００１３】
そして、浅い高濃度のＮ型拡散層７７をエミッタ層、浅い高濃度のＰ型拡散層７６をベース層、低濃度のＮ型エピタキシャル層７３をコレクタ層、深い高濃度のＮ型拡散層７５をコレクタコンタクト部とするＮＰＮトランジスタ８４を構成している。コレクタ用の電極７９は入力端子１７と内部回路１６に繋がっており、エミッタ用の電極８１とベース用の電極８０の間には抵抗８３が接続されている。エミッタ用の電極８１は接地端子（図ではＧＮＤとしている）に繋がっている。また、ベース層（７６）とコレクタ層（７３）との間で構成される寄生ダイオード８２が存在する。
【００１４】
以上のように構成された第２の従来技術の半導体保護装置について、以下その動作を説明する。
【００１５】
入力端子１７に正の過電圧サージが印加された場合、コレクタ層（７３）とベース層（７６）との間に在る寄生ダイオード８２が、逆バイアスされアバランシェ降伏を起こし、その時の降伏電流がベース・エミッタ間の抵抗８３に流れる。この降伏電流が抵抗８３に流れることによって、ＮＰＮトランジスタ８４のベース・エミッタ間が順方向バイアスされ、ＮＰＮトランジスタ８４が導通して、過電圧サージによる電流をコレクタ層（７３）からエミッタ層（７７）へ逃がして、内部回路１６を過電圧サージから保護する。
【００１６】
次に負の過電圧サージが印加された場合、Ｐ型のサブストレート７１と高濃度のＮ型埋込層７２との間に存在する寄生ダイオードまたは、ベース層（７６）とコレクタ層（７３）との間に存在する寄生ダイオード８２が順バイアスされ、過電圧サージによる電流を逃がし、内部回路１６を過電圧サージから保護する。
【００１７】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、正の過電圧サージ印加時に寄生ダイオード６２或いは寄生ダイオード８２が逆バイアスされ、アバランシェ降伏することでベース・エミッタ間を順バイアスして、保護用のトランジスタを導通させて、過電圧サージによる電流を逃がしている。このアバランシェ降伏は、ＰＮ接合部のうち電界強度が一番高くなる箇所で雪崩現象が発生して降伏する。従って、降伏電流はＰＮ接合部の高い電界で加速され、保護素子のコンタクト間を一気に流れるため、保護素子が容易に破壊しやすいという問題があった。
【００１８】
また、保護素子のコンタクト間の距離（図１６，図１８のｃ，ｄおよび図１９，図２１のｅ）を大きくしないと、エピタキシャル表面付近を破壊電流が集中的に流れ、保護素子を破壊するという問題もあった。
【００１９】
本発明は、上記従来の問題点を解決するもので、平面レイアウト的なコンタクト間の離間距離を大きくしなくても、過電圧サージに対する破壊耐量を向上させる半導体保護装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体保護装置は、サージ電流を逃がす方法としてアバランシェ降伏よりも低い電界で電流を流すことのできるパンチスルー現象を使い、サージ電流が流れるコンタクト間にトレンチ溝を設けることを特徴とする。
【００２１】
すなわち、本発明の半導体保護装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板まで到達する第１導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第１導電型の第２拡散層とを備え、前記半導体基板まで到達する前記第１導電型の第１拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の電極は入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層のＰＮ接合端部が、前記エピタキシャル層の表面から前記半導体基板まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記半導体基板まで到達する前記第１導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層とは、間にある前記エピタキシャル層の表面から前記半導体基板まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする。
この構成によれば、面積が小さく、素子の破壊も無い保護素子で、過電圧サージ印加耐量を向上させることができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体保護素子の断面図であり、図２はその等価回路図、図３はその平面レイアウト図である。保護素子としては、図２に示したようなベースオープンのＰＮＰトランジスタとなる。
【００２３】
図１〜図３において、１はＰ型のサブストレート、２は低濃度のＮ型エピタキシャル層、３はサブストレート１とのコンタクトを取るために深く形成された高濃度のＰ型拡散層（図では高濃度のＰ型埋込層と、表面から深く拡散した高濃度のＰ型拡散層とによって繋ぐ方法を用いている）、４はＮ型エピタキシャル層２の表面からＰ型のサブストレート１まで到達する深さをもつトレンチ溝、５はＮ型エピタキシャル層２の表面から浅く拡散された高濃度のＰ型拡散層、６はフィールド酸化膜、７はＰ型拡散層５用の電極、８はＰ型拡散層３用の電極、１６は半導体装置内に集積化された内部回路、１７は半導体装置の入力端子である。なおここでは、半導体装置の入力端子１７が、内部回路１６の入力端子であるものとして説明するが、内部回路１６の出力端子である場合にも、入力端子と出力端子とを兼用する場合にも適用することができる。
【００２４】
そして、浅く拡散された高濃度のＰ型拡散層５をエミッタ層とし、Ｐ型のサブストレート１をコレクタ層とし、深く拡散された高濃度のＰ型拡散層３をコレクタコンタクト層とし、低濃度のＮ型エピタキシャル層２をベース層とするＰＮＰトランジスタ９を構成している。エミッタ用の電極７は入力端子１７と内部回路１６とに繋がっており、コレクタ層（Ｐ型のサブストレート１）はＰ型拡散層３および電極８を通って接地端子（図ではＧＮＤとしている）に繋がっている。
【００２５】
以上のように構成された本実施の形態１の半導体保護装置について、以下その動作を説明する。
【００２６】
まず、入力端子１７に正の過電圧サージが印加された場合、空乏層がＰ型のサブストレート１とＮ型エピタキシャル層２との間のＰＮ接合部に発生する。そして、印加された電圧が上昇し、Ｐ型拡散層５の直下のＮ型エピタキシャル層２を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタコンタクト層３を通って流れ、内部回路１６を過電圧サージから保護する。
【００２７】
この時、上記ＰＮ接合部では低濃度のＮ型エピタキシャル層２の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路１６から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を容易に発生させる構造を形成することができる。ここではアバランシェ降伏が発生していないため、電界はさほど高くなく、素子の破壊は発生しにくい。また、平面レイアウト的にはエミッタ用の電極７とコレクタ用の電極８とのコンタクト間距離ａは近いが、間にあるトレンチ溝には電流が流れないためサージ電流はエピタキシャル層２内部を縦方向に流れる。従って、表面のコンタクト間距離ａは近くても電流の流れる実質の距離はトレンチ溝深さの２倍以上あり、破壊は起こりにくい。そのため、コンタクト間距離を近くすることができ、保護素子の面積を小さくすることが可能となる。
【００２８】
また従来技術で使用しているベース・エミッタ間の抵抗も必要無く、さらに面積を小さくできる。しかも、上記エピタキシャル表面から拡散された高濃度のＰ型拡散層５における拡散横広がりの湾曲部分をトレンチ溝内に配置しているため、湾曲部で発生する電界や電流の集中による耐圧低下も無く、全てのサージ電流がエピタキシャル内部を垂直に、かつ均一に流れる。従って、本実施の形態１の保護素子はさらに破壊されにくい構造となっている。
【００２９】
次に、負の過電圧サージが印加された場合、空乏層がエピタキシャル表面から拡散された高濃度のＰ型拡散層５と低濃度のＮ型エピタキシャル層２のＰＮ接合部に発生する。印加された電圧が上昇し、Ｐ型拡散層５の直下のＮ型エピタキシャル層２を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタコンタクト層３を通って流れ、内部回路１６を保護する。この時、正の過電圧サージ印加時と同様、低濃度のＮ型エピタキシャル層２の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路１６から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を発生させることが容易である。
【００３０】
ここでは正の過電圧サージ印加時と同様、電界はさほど高くない時点でサージ電流を流すことができ、素子の破壊は発生しにくい。また、平面レイアウト上やエピタキシャル内部を垂直にかつ均一に流れるのは正の過電圧サージ印加時と全く同様である。従って、本実施の形態１の保護素子は、正、負の過電圧サージに対して破壊されにくく、保護素子の平面上の面積も小さくできる。
【００３１】
なお、低濃度のＮ型エピタキシャル層２は、サブストレート１まで到達する低濃度のＮ型拡散層（例えばＮ型ウエル層）であっても同様の効果が得られる。
【００３２】
また、図４は、実施の形態１における変形例を示したものであるが、Ｐ型拡散層５の直下におけるＰ型のサブストレート１領域上に埋込層として高濃度のＰ型埋込層１０を設けたものであり、この構成においても、上述した図１の構成と同様の効果が得られることは明らかである。
【００３３】
（実施の形態２）
次に、本発明の実施の形態２について、図面を参照しながら説明する。図５は本発明の実施の形態２における半導体保護装置の断面図である。なお、等価回路は図２に示す実施の形態１と全く同じであり、保護素子としてはベースオープンのＰＮＰトランジスタとなる。また、平面レイアウト図も実施の形態１の図３と同じである。
【００３４】
図５に示す本実施の形態２において、実施の形態１と異なる点は、高濃度のＰ型拡散層５の直下に、表面から深く拡散された高濃度のＮ型拡散層１１が存在することである。そして、浅い高濃度のＰ型拡散層５をエミッタ層とし、Ｐ型のサブストレート１をコレクタ層とし、深い高濃度のＰ型拡散層３をコレクタコンタクト層とし、低濃度のＮ型エピタキシャル層２および高濃度のＮ型拡散層１１をベース層としたＰＮＰトランジスタ９を構成している。エミッタ用の電極７は入力端子１７と内部回路１６に繋がっており、コレクタ層（Ｐ型サブストレート１）はコンタクトを取るための深い高濃度のＰ型拡散層３及び電極８を通って接地端子（図ではＧＮＤとしている。）に繋がっている。
【００３５】
以上のように構成された本実施の形態２の半導体保護装置は、実施の形態１と全く同じように動作するが、新たに挿入された深い高濃度のＮ型拡散層１１が存在するために、低濃度のＮ型エピタキシャル層２の濃度にはさほど影響されず、パンチスルー現象が発生する電圧を変更することできる。この点が実施の形態１とは違う点である。
【００３６】
なお、上述した深い高濃度のＮ型拡散層１１は、高エネルギー注入を用いて高濃度のＰ型拡散層５の直下の深い位置に形成しても良いし、表面から気相拡散して形成しても良い。
【００３７】
また、図６は、実施の形態２における変形例１を示したもので、図５に示すＮ型拡散層１１の代わりに，エピタキシャル層表面に在る高濃度のＰ型拡散層５から離間して、且つ高濃度のＰ型拡散層５とＰ型のサブストレート１との間の深い位置にＮ型不純物を高エネルギー注入して高濃度のＮ型埋込層１２を形成しても良い。
【００３８】
更に、図７は、実施の形態２における変形例２を示したもので、エピタキシャル層表面から拡散された高濃度のＰ型拡散層５の直下におけるＰ型のサブストレート１の領域上に高濃度のＮ型埋込層１３を挿入した構造にしても良く、同様の効果が得られることは明らかである。
【００３９】
以上のように、本実施の形態２及びその変形例１，２の構成によれば、実施の形態１の保護素子と同様に、正、負の過電圧サージに対して破壊されにくく、素子面積も小さくできる構造となっており、さらに保護するブレーク電圧をエピタキシャル層２の厚みや濃度に左右されずに自由に設定できるという特徴をもっている。
【００４０】
（実施の形態３）
次に、本発明の実施の形態３について、図面を参照しながら説明する。図８は本発明の実施の形態３における半導体保護装置の断面図であり、図９はその等価回路図、図１０はその平面レイアウト図である。保護素子としては、図９に示すようにベース・エミッタ間をショートしたＰＮＰトランジスタとなる。
【００４１】
実施の形態１と異なる箇所は、トレンチ溝４で包囲された低濃度のＮ型エピタキシャル層２内に形成された高濃度のＰ型拡散層５に、その高濃度のＰ型拡散層５が存在しない領域（平面形状が中抜きになった状態）を作り、その領域に低濃度のＮ型エピタキシャル層２表面から高濃度のＰ型拡散層５の拡散深さよりも浅く拡散された高濃度のＮ型拡散層１４が存在することである。
【００４２】
中抜きされた高濃度のＰ型拡散層５をエミッタ層とし、Ｐ型のサブストレート１をコレクタ層とし、深い高濃度のＰ型拡散層３をコレクタコンタクト層とし、低濃度のＮ型エピタキシャル層２をベース層とし、Ｐ型拡散層５の中抜き部分に浅く形成された高濃度のＮ型拡散層１４をベースコンタクト層としたＰＮＰトランジスタ１５を構成している。エミッタ層５とベースコンタクト層（Ｎ型拡散層１４）は同一電極７で接続され、入力端子１７と内部回路１６に繋がっている。コレクタ層（Ｐ型サブストレート１）はＰ型拡散層３及び電極８を通って接地端子（図ではＧＮＤとしている。）に繋がっている。
【００４３】
以上のように構成された本実施の形態３の半導体保護装置について、以下その動作を説明する。入力端子１７に正の過電圧サージが印加された場合、前記実施の形態１と全く同じ動作をする。すなわち、空乏層がＰ型サブストレート１とＮ型エピタキシャル層２のＰＮ接合部に発生する。印加された電圧が上昇し、Ｎ型エピタキシャル層２表面に拡散されたＰ型拡散層５の直下のＮ型エピタキシャル層２を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタコンタクト層（Ｐ型拡散層３）を通って流すことができ、内部回路１６を過電圧サージから保護することができる。
【００４４】
この時、Ｎ型拡散層１４の拡散深さがＰ型拡散層５よりも浅いため、Ｐ型のサブストレート１から延びてきた空乏層はＮ型拡散層１４にはぶつからず、電界が上がることは無い。また上記ＰＮ接合部では、低濃度のＮ型エピタキシャル層２の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路１６から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を発生させることが容易な構造となっている。ここではアバランシェ降伏が発生していないため、電界はさほど高くなく、素子の破壊は発生しにくい。また、平面レイアウト的にも前記実施の形態１と全く同一となる。ただし、エミッタ層（Ｐ型拡散層５）の面積が実施の形態１よりも小さくなるため、電流能力はその面積分のみ不利となる。
【００４５】
次に、負の過電圧サージが印加された場合、コレクタ層となるＰ型のサブストレート１と、ベース層となるＮ型エピタキシャル層２とで構成されたＰＮ接合ダイオードが導通し、過電圧サージによる電流がコレクタコンタクト層３からベースコンタクト層（Ｎ型拡散層１４）を通って流すことができ、内部回路１６を過電圧サージから保護することができる。この時は通常のダイオードが導通するので、電界は高くなく、サージ電流を流すことができ、素子の破壊は発生しない。また、平面レイアウト上は正の過電圧サージ印加時と全く同様である。
【００４６】
従って、本実施の形態３の保護素子は、正，負の過電圧サージに対して破壊されにくく、保護素子面積も小さくできる構造となっている。
【００４７】
なお、低濃度のＮ型エピタキシャル層２は、Ｐ型のサブストレート１にまで到達するＮ型の拡散層であっても同様の効果が得られるのは前記実施の形態１と同様である。
【００４８】
さらに、図４，図５，図６，図７に示したように、Ｐ型拡散層５の直下のＰ型サブストレート１上にＰ型埋込層を設けたり、Ｐ型拡散層５とＰ型サブストレート１との間にＮ型拡散層（または埋込層）を設けたり、あるいはその両方を設けてもよいことはいうまでもない。
【００４９】
（実施の形態４）
次に、本発明の実施の形態４について、図面を参照しながら説明する。図１１は、本発明の実施の形態４における半導体保護装置の断面図であり、図１２はその等価回路図、図１３は平面レイアウト図である。保護素子の等価回路としては図１２に示すようにベースオープンのＮＰＮトランジスタとなる。
【００５０】
２１はＰ型のサブストレート、２２はサブストレート２１とＰ型エピタキシャル層２３との界面に形成された高濃度のＮ型埋込層、２３は低濃度のＰ型エピタキシャル層、２４はＰ型エピタキシャル層２３の表面からＰ型エピタキシャル層２３より深く形成されたトレンチ溝、２５はＰ型エピタキシャル層２３表面からＮ型埋込層２２まで到達するように深く拡散された高濃度のＮ型拡散層、２６はＰ型エピタキシャル層２３表面から浅く拡散された高濃度のＮ型拡散層、２７はフィールド酸化膜、２８はＮ型拡散層２６用の電極、２９はＮ型拡散層２５用の電極である。
【００５１】
そして、Ｎ型拡散層２６をエミッタ層とし、Ｎ型埋込層２２をコレクタ層とし、深いＮ型拡散層２５をコレクタコンタクト層とし、Ｐ型エピタキシャル層２３をベース層としたＮＰＮトランジスタ３０を構成している。エミッタ用の電極２８は入力端子１７と内部回路１６に繋がっており、コレクタ層２２は高濃度のＮ型拡散層２５および電極２９を通って接地端子（図ではＧＮＤとしている。）に繋がっている。
【００５２】
以上のように構成された実施の形態４の半導体保護装置について、以下その動作を説明する。入力端子１７に正の過電圧サージが印加された場合、空乏層がエピタキシャル表面から拡散された高濃度のＮ型拡散層２６と低濃度のＰ型エピタキシャル層２３のＰＮ接合部に発生する。印加された電圧が上昇し、エピタキシャル表面から拡散された高濃度のＮ型拡散層２６直下の低濃度のＰ型エピタキシャル層２３を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタ層（Ｎ型埋込層２２）、コレクタコンタクト層（Ｎ型拡散層２５）を通って流れ、内部回路１６を保護する。
【００５３】
この時、上記ＰＮ接合部では、Ｐ型エピタキシャル層２３の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路１６から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を容易に発生させる構造を形成することができる。ここではアバランシェ降伏が発生していないため、電界はさほど高くなく、素子の破壊は発生しにくい。
【００５４】
また、平面レイアウト的には、前記実施の形態１と全く同様に、エミッタ用の電極２８とコレクタ用の電極２９のコンタクト間距離ｂは近いが、間にあるトレンチ溝には電流が流れないためサージ電流はＰ型エピタキシャル層２３内部を縦に流れ、表面のコンタクト間距離ｂは近くても電流の流れる実質の距離はトレンチ溝深さの２倍以上あり、破壊は起こりにくい。そのため、コンタクト間距離を近くすることができ、保護素子の面積を小さくすることが可能となる。
【００５５】
また、高濃度のＮ型拡散層２６はトレンチ溝２４とオーバーラップするように形成する点では、実施の形態１と同様である。従って、高濃度のＮ型拡散層２６における平面方向の端部で湾曲部を生じないため、湾曲部で生じる電界集中に起因した耐圧低下を防止する一方、全てのサージ電流がエピタキシャル内部を垂直に、かつ均一に流れる。従って、本発明の実施の形態４の保護素子も破壊されにくい構造となっている。
【００５６】
次に、負の過電圧サージが印加された場合、空乏層が上記高濃度のＮ型埋込層２２と低濃度のＰ型エピタキシャル層２３のＰＮ接合部に発生する。印加された電圧が上昇し、エピタキシャル表面から拡散された高濃度のＮ型拡散層２６の直下の低濃度Ｐ型エピタキシャル層２３を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタ層（Ｎ型埋込層２２）、コレクタコンタクト層（Ｎ型拡散層２５）を通って流れ、内部回路１６を保護する。
【００５７】
この時、正の過電圧サージ印加時と同様、低濃度のＰ型エピタキシャル層２３の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路１６から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を発生させることが容易である。ここでは正の過電圧サージ印加時と同様、電界はさほど高くない時点でサージ電流を流すことができ、素子の破壊は発生しにくい。また、Ｐ型エピタキシャル層２３内部を垂直にかつ均一に流れるのは正の過電圧サージ印加時と全く同様である。従って、本実施の形態４の保護素子も正、負の過電圧サージに対して破壊されにくく、素子面積も小さくできる。
【００５８】
なお、低濃度のＰ型エピタキシャル層２３は、上記高濃度のＮ型埋込層２２に到達するＰ型の拡散層であっても同様の効果が得られる。
【００５９】
（実施の形態５）
次に、本発明の実施の形態５について、図面を参照しながら説明する。図１４は、本発明の実施の形態５における半導体保護装置の断面図である。等価回路は実施の形態４と全く同じ図１２となる。すなわち保護素子としては図１２に示すようにベースオープンのＮＰＮトランジスタとなる。
【００６０】
実施の形態４と異なる箇所は、エピタキシャル表面から浅く拡散された高濃度のＮ型拡散層２６の直下にエピタキシャル表面から拡散された深い高濃度のＰ型拡散層３１が存在することである。高濃度のＮ型拡散層２６をエミッタ層とし、高濃度のＮ型埋込層２２をコレクタ層とし、高濃度のＮ型拡散層２５をコレクタコンタクト層とし、Ｐ型エピタキシャル層２３及びＰ型拡散層３１をベース層としたＮＰＮトランジスタ３０を構成している。エミッタ用の電極２８は入力端子１７と内部回路１６に繋がっており、コレクタ層２２はＮ型拡散層２５及び電極２９を通って接地端子（図ではＧＮＤとしている。）に繋がっている。
【００６１】
以上のように構成された本実施の形態５の半導体保護装置は、実施の形態４と同様の動作となるが、新たに挿入された高濃度のＰ型拡散層３１が存在するために、Ｐ型エピタキシャル層２３の濃度にはさほど影響されず、パンチスルー現象が発生する電圧を新たに挿入した高濃度のＰ型拡散層３１によって調節することが可能となる。この点が実施の形態４とは違う点である。
【００６２】
なお、上記エピタキシャル表面から拡散された深い高濃度のＰ型拡散層３１は高エネルギー注入などを用いてエピタキシャル表面から拡散された高濃度のＮ型拡散層２６の直下に形成しても良い。
【００６３】
また、図１５は、実施の形態５の変形例を示したものであり、Ｐ型エピタキシャル層２３表面に拡散された高濃度のＮ型拡散層２６から離間するように、Ｐ型エピタキシャル層２３表面から深い位置に、高エネルギー注入などを用いて高濃度のＰ型埋込層３２を形成した構造であり、このような構成でも同様の効果が得られることは明らかである。
【００６４】
以上のように、本実施の形態５及びその変形例の構成によれば、本発明の実施の形態４の保護素子と同様、正、負の過電圧サージに対して破壊されにくく、素子面積も小さくできる構造となっており、さらに保護が作用するブレーク電圧の設定自由度が高いという特徴をもっている。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、過電圧サージによる電流を、電界の高くない状態すなわちパンチスルー現象を使って保護素子内に集中することなく均一に流すことができ、また過電圧サージによる電流が保護素子内を縦に流れるため、平面レイアウト上保護素子の占める面積を小さくすることができる。
【００６６】
この構成により、過電圧サージによる電流を効果的に流すことができ、保護素子の破壊や内部回路の破壊を防ぐことができる。また保護素子の占有面積も小さくできる優れた半導体保護素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体保護装置の断面図
【図２】本発明の実施の形態１及びその変形例、実施の形態２及びその変形例における半導体保護装置の等価回路図
【図３】本発明の実施の形態１及びその変形例、実施の形態２及びその変形例における半導体保護装置の平面レイアウト図
【図４】本発明の実施の形態１の変形例における半導体保護装置の断面図
【図５】本発明の実施の形態２における半導体保護装置の断面図
【図６】本発明の実施の形態２の変形例１における半導体保護装置の断面図
【図７】本発明の実施の形態２の変形例２における半導体保護装置の断面図
【図８】本発明の実施の形態３における半導体保護装置の断面図
【図９】本発明の実施の形態３における半導体保護装置の等価回路図
【図１０】本発明の実施の形態３における半導体保護装置の平面レイアウト図
【図１１】本発明の実施の形態４における半導体保護装置の断面図
【図１２】本発明の実施の形態４及び実施の形態５ならびにその変形例における半導体保護装置の等価回路図
【図１３】本発明の実施の形態４及び実施の形態５ならびにその変形例における半導体保護装置の平面レイアウト図
【図１４】本発明の実施の形態５における半導体保護装置の断面図
【図１５】本発明の実施の形態５の変形例における半導体保護装置の断面図
【図１６】従来技術１における半導体保護装置の断面図
【図１７】従来技術１における半導体保護装置の等価回路図
【図１８】従来技術１における半導体保護装置の平面レイアウト図
【図１９】従来技術２における半導体保護装置の断面図
【図２０】従来技術２における半導体保護装置の等価回路図
【図２１】従来技術２における半導体保護装置の平面レイアウト図
【符号の説明】
１，２１Ｐ型サブストレート（コレクタ層）
２低濃度のＮ型エピタキシャル層（ベース層）
３高濃度のＰ型拡散層（コレクタコンタクト層）
４，２４トレンチ溝
５高濃度のＰ型拡散層（エミッタ層）
６フィールド酸化膜
７Ｐ型拡散層５用の電極
８Ｐ型拡散層３用の電極
９ＰＮＰトランジスタ
１０サブストレート１上に形成された高濃度のＰ型埋込層
１１エピタキシャル層２表面から深く拡散された高濃度のＮ型拡散層
１２エピタキシャル層２表面から深い位置に形成された高濃度のＮ型埋込層
１３サブストレート１とＮ型エピタキシャル層２との界面に形成された高濃度のＮ型埋込層
１４高濃度のＮ型拡散層（ベースコンタクト層）
１６内部回路
１７入力端子
２２Ｎ型埋込層（コレクタ層）
２３Ｐ型エピタキシャル層（ベース層）
２５Ｎ型拡散層（コレクタコンタクト層）
２６Ｎ型拡散層（エミッタ層）

Claims

第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板まで到達する第１導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第１導電型の第２拡散層とを備え、前記半導体基板まで到達する前記第１導電型の第１拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の電極は入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層のＰＮ接合端部が、前記エピタキシャル層の表面から前記半導体基板まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記半導体基板まで到達する前記第１導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層とは、間にある前記エピタキシャル層の表面から前記半導体基板まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上に、ＰＮ接合端部を有する第１導電型の埋込拡散層を備えたことを特徴とする請求項１記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第１導電型の第２拡散層に接して、ＰＮ接合端部を有する第２導電型の拡散層を備えたことを特徴とする請求項１記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第１導電型の第２拡散層から離れた深さの領域に第２導電型の埋込層を備えたことを特徴とする請求項１記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上に、ＰＮ接合端部を有する第２導電型の埋込層を備えたことを特徴とする請求項１記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にＰＮ接合端部を有する第１導電型の埋込拡散層と、前記エピタキシャル層内に、前記第１導電型の第２拡散層に接してＰＮ接合端部を有する第２導電型の拡散層を備えたことを特徴とする請求項１記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にＰＮ接合端部を有する第１導電型の埋込拡散層と、前記エピタキシャル層内の前記第１導電型の第２拡散層から離れた深さの領域に第２導電型の埋込層を備えたことを特徴とする請求項１記載の半導体保護装置。
前記半導体基板上に形成された前記第２導電型のエピタキシャル層に替えて、前記半導体基板表面に形成された第２導電型の拡散層を用いることを特徴とする請求項１から請求項７のいずれか１項に記載の半導体保護装置。
第１導電型の半導体基板と、前記半導体基板上に形成された第２導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板まで到達する第１導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に平面形状で中抜きに拡散された第１導電型の第２拡散層と、前記第１導電型の第２拡散層の中抜き部分に、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散され前記第１導電型の第２拡散層よりも拡散深さが浅い第２導電型の拡散層を備え、前記半導体基板まで到達する前記第１導電型の第１拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層と前記第２導電型の拡散層の各電極は共に入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層のＰＮ接合端部が、前記エピタキシャル層の表面から前記半導体基板まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記半導体基板まで到達する前記第１導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に平面形状で中抜きに拡散された前記第１導電型の第２拡散層とは、間にある前記エピタキシャル層の表面から前記半導体基板まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上に、ＰＮ接合端部を有する第１導電型の埋込拡散層を備えたことを特徴とする請求項９記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層に接して、ＰＮ接合端部を有する第２導電型の拡散層を備えたことを特徴とする請求項９記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層から離れた深さの領域に第２導電型の埋込層を備えたことを特徴とする請求項９記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にＰＮ接合端部を有する第１導電型の埋込拡散層と、前記エピタキシャル層内に、前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層に接して、ＰＮ接合端部を有する第２導電型の拡散層を備えたことを特徴とする請求項９記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にＰＮ接合端部を有する第１導電型の埋込拡散層と、前記エピタキシャル層内の前記第１導電型の第２拡散層及び前記第１導電型の第２拡散層よりも拡散深さが浅い前記第２導電型の拡散層から離れた深さの領域に第２導電型の埋込層を備えたことを特徴とする請求項９記載の半導体保護装置。
前記半導体基板上に形成された前記第２導電型のエピタキシャル層に替えて、前記半導体基板表面に形成された第２導電型の拡散層を用いることを特徴とする請求項９から請求項１４のいずれか１項に記載の半導体保護装置。
第１導電型の半導体基板と、前記半導体基板上の少なくとも一部に形成された第２導電型の埋込層と、少なくとも前記第２導電型の埋込層の上に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層表面から前記第２導電型の埋込層まで到達する第２導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第２導電型の第２拡散層とを備え、前記第２導電型の埋込層まで到達する前記第２導電型の第１拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第２導電型の第２拡散層の電極は入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第２導電型の第２拡散層のＰＮ接合端部が、前記エピタキシャル層の表面から前記第２導電型の埋込層まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記第２導電型の埋込層まで到達する前記第２導電型の第１拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第２導電型の第２拡散層とは、間にある前記エピタキシャル層の表面から前記第２導電型の埋込層まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第２導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第２導電型の第２拡散層に接して、ＰＮ接合端部を有する第１導電型の拡散層を備えたことを特徴とする請求項１６記載の半導体保護装置。
前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第２導電型の第２拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第２導電型の第２拡散層から離れた深さの領域に第１導電型の埋込層を備えたことを特徴とする請求項１６記載の半導体保護装置。