JP3902040B2 - 半導体保護装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体保護装置に係り、特に集積回路の入力端子に印加される過電圧サージから被保護内部回路の破壊、及び保護装置自体の破壊を防止する半導体保護装置に関するものである。
【0002】
【従来の技術】
近年、半導体装置の高集積化にともなって、集積化する半導体素子の微細化が進められており、その半導体素子を静電気(過電圧サージ)から保護する静電気保護素子に対する微細化も要求されている。しかしながら、微細化にともなって半導体素子のサージ耐量が小さくなるのは必然的であるにも拘わらず、半導体装置として要求されるサージ耐量は従来と同じレベルであるため、静電気保護素子にはより強力な保護能力が要求される。
【0003】
特に、アバランシェ降伏を利用した静電気保護素子は、過電圧サージが印加された時のPN接合部の高い電界による雪崩降伏を利用しているため、すなわち高電界で加速された電流が保護素子のコンタクト間を一気に流れるため、保護素子自身が破壊しやすいという問題があった。また保護素子のコンタクト間の離間距離が小さいと、電流がエピタキシャル表面付近を集中的に流れて、保護素子を破壊すると言う問題があり、保護素子の微細化を阻んでいる。
【0004】
これまで、過電圧サージが印加された時の保護素子に流れる電流が集中することを避け、できるだけサージ印加電流を均一に流そうとする種々の工夫がなされている(特開平5−267588号公報)。
【0005】
以下、従来の半導体保護装置について、図面を用いて説明する。図16は第1の従来技術における半導体保護装置の断面図、図17はその等価回路図、図18はその平面レイアウト図である。
【0006】
図16〜図18において、16は内部回路、17は半導体装置の入力端子、51はP型のサブストレート、52は高濃度のN型埋込層、53は低濃度のN型エピタキシャル層、54は高濃度のP型分離層(図では高濃度のP型埋込層と、エピタキシャル表面からの高濃度のP型拡散層とを利用した上下分離法を用いている)、55はエピタキシャル表面から高濃度のN型埋込層に届くまで深く拡散された高濃度のN型拡散層、56,57はエピタキシャル表面から浅く拡散された高濃度のP型拡散層、58はフィールド酸化膜、59及び61は高濃度のP型拡散層57及び56用の電極、60は高濃度のN型拡散層55用の電極である。
【0007】
浅い高濃度のP型拡散層57をエミッタ層、高濃度のP型拡散層57を包囲する浅い高濃度のP型拡散層56をコレクタ層、低濃度のN型エピタキシャル層53をベース層、深い高濃度のN型拡散層55をベースコンタクト部とするPNPトランジスタ64を構成している。そして、エミッタ層(浅い高濃度のP型拡散層57)は電極59を通して直接入力端子17と内部回路16に繋がっており、エミッタ用の電極59とベース用の電極60の間には抵抗63が接続されている。コレクタ層(浅い高濃度のP型拡散層56)は接地端子(図ではGNDとしている)に繋がっている。また、コレクタ層(56)とベース層(53)との間で寄生的に構成される寄生ダイオード62が存在する。
【0008】
以上のように構成された第1の従来技術の半導体保護装置について、以下その動作を説明する。
【0009】
入力端子17に正の過電圧サージが印加された場合、コレクタ層(56)とベース層(53)との間の寄生ダイオード62が、逆バイアスされてアバランシェ降伏を起こし、その時の降伏電流がベース・エミッタ間の抵抗63に流れる。この降伏電流が抵抗63に流れることによって、PNPトランジスタ64のベース・エミッタ間が順方向バイアスされ、PNPトランジスタ64が導通して、過電圧サージによる電流をエミッタ(57)からコレクタ(56)へ逃がすことにより、内部回路16を過電圧サージから保護する。
【0010】
入力端子17に負の過電圧サージが印加された場合、コレクタ層(56)とベース層(53)との間で構成される寄生ダイオード62または、P型のサブストレート51と高濃度のN型埋込層52との間で構成される寄生ダイオードが順バイアスされ、過電圧サージによる電流を逃がし、内部回路16を過電圧サージから保護する。
【0011】
次に、第2の従来技術について説明する。図19は半導体保護素子の断面図、図20はその等価回路図、図21はその平面レイアウト図である。
【0012】
図19〜図21において、16は内部回路、17は半導体装置の入力端子、71はP型のサブストレート、72は高濃度のN型埋込層、73は低濃度のN型エピタキシャル層、74は高濃度のP型分離層(この図では高濃度のP型埋込層と、表面からの高濃度のP型拡散層とを利用した上下分離法を用いた事例である)、75はエピタキシャル表面から高濃度のN型埋込層に届くまで深く拡散された高濃度のN型拡散層、76は低濃度のN型エピタキシャル層73表面から拡散された浅い高濃度のP型拡散層であり、77は高濃度のP型拡散層76内の表面から拡散された浅い高濃度のN型拡散層、78はフィールド酸化膜、79は深い高濃度のN型拡散層75用の電極、80は上記エピタキシャル表面から拡散された高濃度のP型拡散層76用の電極、81は高濃度のN型拡散層77用の電極である。
【0013】
そして、浅い高濃度のN型拡散層77をエミッタ層、浅い高濃度のP型拡散層76をベース層、低濃度のN型エピタキシャル層73をコレクタ層、深い高濃度のN型拡散層75をコレクタコンタクト部とするNPNトランジスタ84を構成している。コレクタ用の電極79は入力端子17と内部回路16に繋がっており、エミッタ用の電極81とベース用の電極80の間には抵抗83が接続されている。エミッタ用の電極81は接地端子(図ではGNDとしている)に繋がっている。また、ベース層(76)とコレクタ層(73)との間で構成される寄生ダイオード82が存在する。
【0014】
以上のように構成された第2の従来技術の半導体保護装置について、以下その動作を説明する。
【0015】
入力端子17に正の過電圧サージが印加された場合、コレクタ層(73)とベース層(76)との間に在る寄生ダイオード82が、逆バイアスされアバランシェ降伏を起こし、その時の降伏電流がベース・エミッタ間の抵抗83に流れる。この降伏電流が抵抗83に流れることによって、NPNトランジスタ84のベース・エミッタ間が順方向バイアスされ、NPNトランジスタ84が導通して、過電圧サージによる電流をコレクタ層(73)からエミッタ層(77)へ逃がして、内部回路16を過電圧サージから保護する。
【0016】
次に負の過電圧サージが印加された場合、P型のサブストレート71と高濃度のN型埋込層72との間に存在する寄生ダイオードまたは、ベース層(76)とコレクタ層(73)との間に存在する寄生ダイオード82が順バイアスされ、過電圧サージによる電流を逃がし、内部回路16を過電圧サージから保護する。
【0017】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、正の過電圧サージ印加時に寄生ダイオード62或いは寄生ダイオード82が逆バイアスされ、アバランシェ降伏することでベース・エミッタ間を順バイアスして、保護用のトランジスタを導通させて、過電圧サージによる電流を逃がしている。このアバランシェ降伏は、PN接合部のうち電界強度が一番高くなる箇所で雪崩現象が発生して降伏する。従って、降伏電流はPN接合部の高い電界で加速され、保護素子のコンタクト間を一気に流れるため、保護素子が容易に破壊しやすいという問題があった。
【0018】
また、保護素子のコンタクト間の距離(図16,図18のc,dおよび図19,図21のe)を大きくしないと、エピタキシャル表面付近を破壊電流が集中的に流れ、保護素子を破壊するという問題もあった。
【0019】
本発明は、上記従来の問題点を解決するもので、平面レイアウト的なコンタクト間の離間距離を大きくしなくても、過電圧サージに対する破壊耐量を向上させる半導体保護装置を提供することを目的とする。
【0020】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体保護装置は、サージ電流を逃がす方法としてアバランシェ降伏よりも低い電界で電流を流すことのできるパンチスルー現象を使い、サージ電流が流れるコンタクト間にトレンチ溝を設けることを特徴とする。
【0021】
すなわち、本発明の半導体保護装置は、第1導電型の半導体基板と、前記半導体基板上に形成された第2導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板まで到達する第1導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第1導電型の第2拡散層とを備え、前記半導体基板まで到達する前記第1導電型の第1拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の電極は入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層のPN接合端部が、前記エピタキシャル層の表面から前記半導体基板まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記半導体基板まで到達する前記第1導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層とは、間にある前記エピタキシャル層の表面から前記半導体基板まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする。
この構成によれば、面積が小さく、素子の破壊も無い保護素子で、過電圧サージ印加耐量を向上させることができる。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
(実施の形態1)
図1は、本発明の実施の形態1における半導体保護素子の断面図であり、図2はその等価回路図、図3はその平面レイアウト図である。保護素子としては、図2に示したようなベースオープンのPNPトランジスタとなる。
【0023】
図1〜図3において、1はP型のサブストレート、2は低濃度のN型エピタキシャル層、3はサブストレート1とのコンタクトを取るために深く形成された高濃度のP型拡散層(図では高濃度のP型埋込層と、表面から深く拡散した高濃度のP型拡散層とによって繋ぐ方法を用いている)、4はN型エピタキシャル層2の表面からP型のサブストレート1まで到達する深さをもつトレンチ溝、5はN型エピタキシャル層2の表面から浅く拡散された高濃度のP型拡散層、6はフィールド酸化膜、7はP型拡散層5用の電極、8はP型拡散層3用の電極、16は半導体装置内に集積化された内部回路、17は半導体装置の入力端子である。なおここでは、半導体装置の入力端子17が、内部回路16の入力端子であるものとして説明するが、内部回路16の出力端子である場合にも、入力端子と出力端子とを兼用する場合にも適用することができる。
【0024】
そして、浅く拡散された高濃度のP型拡散層5をエミッタ層とし、P型のサブストレート1をコレクタ層とし、深く拡散された高濃度のP型拡散層3をコレクタコンタクト層とし、低濃度のN型エピタキシャル層2をベース層とするPNPトランジスタ9を構成している。エミッタ用の電極7は入力端子17と内部回路16とに繋がっており、コレクタ層(P型のサブストレート1)はP型拡散層3および電極8を通って接地端子(図ではGNDとしている)に繋がっている。
【0025】
以上のように構成された本実施の形態1の半導体保護装置について、以下その動作を説明する。
【0026】
まず、入力端子17に正の過電圧サージが印加された場合、空乏層がP型のサブストレート1とN型エピタキシャル層2との間のPN接合部に発生する。そして、印加された電圧が上昇し、P型拡散層5の直下のN型エピタキシャル層2を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタコンタクト層3を通って流れ、内部回路16を過電圧サージから保護する。
【0027】
この時、上記PN接合部では低濃度のN型エピタキシャル層2の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路16から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を容易に発生させる構造を形成することができる。ここではアバランシェ降伏が発生していないため、電界はさほど高くなく、素子の破壊は発生しにくい。また、平面レイアウト的にはエミッタ用の電極7とコレクタ用の電極8とのコンタクト間距離aは近いが、間にあるトレンチ溝には電流が流れないためサージ電流はエピタキシャル層2内部を縦方向に流れる。従って、表面のコンタクト間距離aは近くても電流の流れる実質の距離はトレンチ溝深さの2倍以上あり、破壊は起こりにくい。そのため、コンタクト間距離を近くすることができ、保護素子の面積を小さくすることが可能となる。
【0028】
また従来技術で使用しているベース・エミッタ間の抵抗も必要無く、さらに面積を小さくできる。しかも、上記エピタキシャル表面から拡散された高濃度のP型拡散層5における拡散横広がりの湾曲部分をトレンチ溝内に配置しているため、湾曲部で発生する電界や電流の集中による耐圧低下も無く、全てのサージ電流がエピタキシャル内部を垂直に、かつ均一に流れる。従って、本実施の形態1の保護素子はさらに破壊されにくい構造となっている。
【0029】
次に、負の過電圧サージが印加された場合、空乏層がエピタキシャル表面から拡散された高濃度のP型拡散層5と低濃度のN型エピタキシャル層2のPN接合部に発生する。印加された電圧が上昇し、P型拡散層5の直下のN型エピタキシャル層2を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタコンタクト層3を通って流れ、内部回路16を保護する。この時、正の過電圧サージ印加時と同様、低濃度のN型エピタキシャル層2の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路16から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を発生させることが容易である。
【0030】
ここでは正の過電圧サージ印加時と同様、電界はさほど高くない時点でサージ電流を流すことができ、素子の破壊は発生しにくい。また、平面レイアウト上やエピタキシャル内部を垂直にかつ均一に流れるのは正の過電圧サージ印加時と全く同様である。従って、本実施の形態1の保護素子は、正、負の過電圧サージに対して破壊されにくく、保護素子の平面上の面積も小さくできる。
【0031】
なお、低濃度のN型エピタキシャル層2は、サブストレート1まで到達する低濃度のN型拡散層(例えばN型ウエル層)であっても同様の効果が得られる。
【0032】
また、図4は、実施の形態1における変形例を示したものであるが、P型拡散層5の直下におけるP型のサブストレート1領域上に埋込層として高濃度のP型埋込層10を設けたものであり、この構成においても、上述した図1の構成と同様の効果が得られることは明らかである。
【0033】
(実施の形態2)
次に、本発明の実施の形態2について、図面を参照しながら説明する。図5は本発明の実施の形態2における半導体保護装置の断面図である。なお、等価回路は図2に示す実施の形態1と全く同じであり、保護素子としてはベースオープンのPNPトランジスタとなる。また、平面レイアウト図も実施の形態1の図3と同じである。
【0034】
図5に示す本実施の形態2において、実施の形態1と異なる点は、高濃度のP型拡散層5の直下に、表面から深く拡散された高濃度のN型拡散層11が存在することである。そして、浅い高濃度のP型拡散層5をエミッタ層とし、P型のサブストレート1をコレクタ層とし、深い高濃度のP型拡散層3をコレクタコンタクト層とし、低濃度のN型エピタキシャル層2および高濃度のN型拡散層11をベース層としたPNPトランジスタ9を構成している。エミッタ用の電極7は入力端子17と内部回路16に繋がっており、コレクタ層(P型サブストレート1)はコンタクトを取るための深い高濃度のP型拡散層3及び電極8を通って接地端子(図ではGNDとしている。)に繋がっている。
【0035】
以上のように構成された本実施の形態2の半導体保護装置は、実施の形態1と全く同じように動作するが、新たに挿入された深い高濃度のN型拡散層11が存在するために、低濃度のN型エピタキシャル層2の濃度にはさほど影響されず、パンチスルー現象が発生する電圧を変更することできる。この点が実施の形態1とは違う点である。
【0036】
なお、上述した深い高濃度のN型拡散層11は、高エネルギー注入を用いて高濃度のP型拡散層5の直下の深い位置に形成しても良いし、表面から気相拡散して形成しても良い。
【0037】
また、図6は、実施の形態2における変形例1を示したもので、図5に示すN型拡散層11の代わりに,エピタキシャル層表面に在る高濃度のP型拡散層5から離間して、且つ高濃度のP型拡散層5とP型のサブストレート1との間の深い位置にN型不純物を高エネルギー注入して高濃度のN型埋込層12を形成しても良い。
【0038】
更に、図7は、実施の形態2における変形例2を示したもので、エピタキシャル層表面から拡散された高濃度のP型拡散層5の直下におけるP型のサブストレート1の領域上に高濃度のN型埋込層13を挿入した構造にしても良く、同様の効果が得られることは明らかである。
【0039】
以上のように、本実施の形態2及びその変形例1,2の構成によれば、実施の形態1の保護素子と同様に、正、負の過電圧サージに対して破壊されにくく、素子面積も小さくできる構造となっており、さらに保護するブレーク電圧をエピタキシャル層2の厚みや濃度に左右されずに自由に設定できるという特徴をもっている。
【0040】
(実施の形態3)
次に、本発明の実施の形態3について、図面を参照しながら説明する。図8は本発明の実施の形態3における半導体保護装置の断面図であり、図9はその等価回路図、図10はその平面レイアウト図である。保護素子としては、図9に示すようにベース・エミッタ間をショートしたPNPトランジスタとなる。
【0041】
実施の形態1と異なる箇所は、トレンチ溝4で包囲された低濃度のN型エピタキシャル層2内に形成された高濃度のP型拡散層5に、その高濃度のP型拡散層5が存在しない領域(平面形状が中抜きになった状態)を作り、その領域に低濃度のN型エピタキシャル層2表面から高濃度のP型拡散層5の拡散深さよりも浅く拡散された高濃度のN型拡散層14が存在することである。
【0042】
中抜きされた高濃度のP型拡散層5をエミッタ層とし、P型のサブストレート1をコレクタ層とし、深い高濃度のP型拡散層3をコレクタコンタクト層とし、低濃度のN型エピタキシャル層2をベース層とし、P型拡散層5の中抜き部分に浅く形成された高濃度のN型拡散層14をベースコンタクト層としたPNPトランジスタ15を構成している。エミッタ層5とベースコンタクト層(N型拡散層14)は同一電極7で接続され、入力端子17と内部回路16に繋がっている。コレクタ層(P型サブストレート1)はP型拡散層3及び電極8を通って接地端子(図ではGNDとしている。)に繋がっている。
【0043】
以上のように構成された本実施の形態3の半導体保護装置について、以下その動作を説明する。入力端子17に正の過電圧サージが印加された場合、前記実施の形態1と全く同じ動作をする。すなわち、空乏層がP型サブストレート1とN型エピタキシャル層2のPN接合部に発生する。印加された電圧が上昇し、N型エピタキシャル層2表面に拡散されたP型拡散層5の直下のN型エピタキシャル層2を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタコンタクト層(P型拡散層3)を通って流すことができ、内部回路16を過電圧サージから保護することができる。
【0044】
この時、N型拡散層14の拡散深さがP型拡散層5よりも浅いため、P型のサブストレート1から延びてきた空乏層はN型拡散層14にはぶつからず、電界が上がることは無い。また上記PN接合部では、低濃度のN型エピタキシャル層2の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路16から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を発生させることが容易な構造となっている。ここではアバランシェ降伏が発生していないため、電界はさほど高くなく、素子の破壊は発生しにくい。また、平面レイアウト的にも前記実施の形態1と全く同一となる。ただし、エミッタ層(P型拡散層5)の面積が実施の形態1よりも小さくなるため、電流能力はその面積分のみ不利となる。
【0045】
次に、負の過電圧サージが印加された場合、コレクタ層となるP型のサブストレート1と、ベース層となるN型エピタキシャル層2とで構成されたPN接合ダイオードが導通し、過電圧サージによる電流がコレクタコンタクト層3からベースコンタクト層(N型拡散層14)を通って流すことができ、内部回路16を過電圧サージから保護することができる。この時は通常のダイオードが導通するので、電界は高くなく、サージ電流を流すことができ、素子の破壊は発生しない。また、平面レイアウト上は正の過電圧サージ印加時と全く同様である。
【0046】
従って、本実施の形態3の保護素子は、正,負の過電圧サージに対して破壊されにくく、保護素子面積も小さくできる構造となっている。
【0047】
なお、低濃度のN型エピタキシャル層2は、P型のサブストレート1にまで到達するN型の拡散層であっても同様の効果が得られるのは前記実施の形態1と同様である。
【0048】
さらに、図4,図5,図6,図7に示したように、P型拡散層5の直下のP型サブストレート1上にP型埋込層を設けたり、P型拡散層5とP型サブストレート1との間にN型拡散層(または埋込層)を設けたり、あるいはその両方を設けてもよいことはいうまでもない。
【0049】
(実施の形態4)
次に、本発明の実施の形態4について、図面を参照しながら説明する。図11は、本発明の実施の形態4における半導体保護装置の断面図であり、図12はその等価回路図、図13は平面レイアウト図である。保護素子の等価回路としては図12に示すようにベースオープンのNPNトランジスタとなる。
【0050】
21はP型のサブストレート、22はサブストレート21とP型エピタキシャル層23との界面に形成された高濃度のN型埋込層、23は低濃度のP型エピタキシャル層、24はP型エピタキシャル層23の表面からP型エピタキシャル層23より深く形成されたトレンチ溝、25はP型エピタキシャル層23表面からN型埋込層22まで到達するように深く拡散された高濃度のN型拡散層、26はP型エピタキシャル層23表面から浅く拡散された高濃度のN型拡散層、27はフィールド酸化膜、28はN型拡散層26用の電極、29はN型拡散層25用の電極である。
【0051】
そして、N型拡散層26をエミッタ層とし、N型埋込層22をコレクタ層とし、深いN型拡散層25をコレクタコンタクト層とし、P型エピタキシャル層23をベース層としたNPNトランジスタ30を構成している。エミッタ用の電極28は入力端子17と内部回路16に繋がっており、コレクタ層22は高濃度のN型拡散層25および電極29を通って接地端子(図ではGNDとしている。)に繋がっている。
【0052】
以上のように構成された実施の形態4の半導体保護装置について、以下その動作を説明する。入力端子17に正の過電圧サージが印加された場合、空乏層がエピタキシャル表面から拡散された高濃度のN型拡散層26と低濃度のP型エピタキシャル層23のPN接合部に発生する。印加された電圧が上昇し、エピタキシャル表面から拡散された高濃度のN型拡散層26直下の低濃度のP型エピタキシャル層23を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタ層(N型埋込層22)、コレクタコンタクト層(N型拡散層25)を通って流れ、内部回路16を保護する。
【0053】
この時、上記PN接合部では、P型エピタキシャル層23の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路16から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を容易に発生させる構造を形成することができる。ここではアバランシェ降伏が発生していないため、電界はさほど高くなく、素子の破壊は発生しにくい。
【0054】
また、平面レイアウト的には、前記実施の形態1と全く同様に、エミッタ用の電極28とコレクタ用の電極29のコンタクト間距離bは近いが、間にあるトレンチ溝には電流が流れないためサージ電流はP型エピタキシャル層23内部を縦に流れ、表面のコンタクト間距離bは近くても電流の流れる実質の距離はトレンチ溝深さの2倍以上あり、破壊は起こりにくい。そのため、コンタクト間距離を近くすることができ、保護素子の面積を小さくすることが可能となる。
【0055】
また、高濃度のN型拡散層26はトレンチ溝24とオーバーラップするように形成する点では、実施の形態1と同様である。従って、高濃度のN型拡散層26における平面方向の端部で湾曲部を生じないため、湾曲部で生じる電界集中に起因した耐圧低下を防止する一方、全てのサージ電流がエピタキシャル内部を垂直に、かつ均一に流れる。従って、本発明の実施の形態4の保護素子も破壊されにくい構造となっている。
【0056】
次に、負の過電圧サージが印加された場合、空乏層が上記高濃度のN型埋込層22と低濃度のP型エピタキシャル層23のPN接合部に発生する。印加された電圧が上昇し、エピタキシャル表面から拡散された高濃度のN型拡散層26の直下の低濃度P型エピタキシャル層23を全て空乏化した時点で、パンチスルー現象が起こり、過電圧サージによる電流がコレクタ層(N型埋込層22)、コレクタコンタクト層(N型拡散層25)を通って流れ、内部回路16を保護する。
【0057】
この時、正の過電圧サージ印加時と同様、低濃度のP型エピタキシャル層23の濃度を適切に設定することにより、アバランシェ降伏が発生せず、かつ内部回路16から要求される耐圧よりも高い最適な電圧値でパンチスルー現象を発生させることが容易である。ここでは正の過電圧サージ印加時と同様、電界はさほど高くない時点でサージ電流を流すことができ、素子の破壊は発生しにくい。また、P型エピタキシャル層23内部を垂直にかつ均一に流れるのは正の過電圧サージ印加時と全く同様である。従って、本実施の形態4の保護素子も正、負の過電圧サージに対して破壊されにくく、素子面積も小さくできる。
【0058】
なお、低濃度のP型エピタキシャル層23は、上記高濃度のN型埋込層22に到達するP型の拡散層であっても同様の効果が得られる。
【0059】
(実施の形態5)
次に、本発明の実施の形態5について、図面を参照しながら説明する。図14は、本発明の実施の形態5における半導体保護装置の断面図である。等価回路は実施の形態4と全く同じ図12となる。すなわち保護素子としては図12に示すようにベースオープンのNPNトランジスタとなる。
【0060】
実施の形態4と異なる箇所は、エピタキシャル表面から浅く拡散された高濃度のN型拡散層26の直下にエピタキシャル表面から拡散された深い高濃度のP型拡散層31が存在することである。高濃度のN型拡散層26をエミッタ層とし、高濃度のN型埋込層22をコレクタ層とし、高濃度のN型拡散層25をコレクタコンタクト層とし、P型エピタキシャル層23及びP型拡散層31をベース層としたNPNトランジスタ30を構成している。エミッタ用の電極28は入力端子17と内部回路16に繋がっており、コレクタ層22はN型拡散層25及び電極29を通って接地端子(図ではGNDとしている。)に繋がっている。
【0061】
以上のように構成された本実施の形態5の半導体保護装置は、実施の形態4と同様の動作となるが、新たに挿入された高濃度のP型拡散層31が存在するために、P型エピタキシャル層23の濃度にはさほど影響されず、パンチスルー現象が発生する電圧を新たに挿入した高濃度のP型拡散層31によって調節することが可能となる。この点が実施の形態4とは違う点である。
【0062】
なお、上記エピタキシャル表面から拡散された深い高濃度のP型拡散層31は高エネルギー注入などを用いてエピタキシャル表面から拡散された高濃度のN型拡散層26の直下に形成しても良い。
【0063】
また、図15は、実施の形態5の変形例を示したものであり、P型エピタキシャル層23表面に拡散された高濃度のN型拡散層26から離間するように、P型エピタキシャル層23表面から深い位置に、高エネルギー注入などを用いて高濃度のP型埋込層32を形成した構造であり、このような構成でも同様の効果が得られることは明らかである。
【0064】
以上のように、本実施の形態5及びその変形例の構成によれば、本発明の実施の形態4の保護素子と同様、正、負の過電圧サージに対して破壊されにくく、素子面積も小さくできる構造となっており、さらに保護が作用するブレーク電圧の設定自由度が高いという特徴をもっている。
【0065】
【発明の効果】
以上説明したように、本発明によれば、過電圧サージによる電流を、電界の高くない状態すなわちパンチスルー現象を使って保護素子内に集中することなく均一に流すことができ、また過電圧サージによる電流が保護素子内を縦に流れるため、平面レイアウト上保護素子の占める面積を小さくすることができる。
【0066】
この構成により、過電圧サージによる電流を効果的に流すことができ、保護素子の破壊や内部回路の破壊を防ぐことができる。また保護素子の占有面積も小さくできる優れた半導体保護素子を提供することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1における半導体保護装置の断面図
【図2】本発明の実施の形態1及びその変形例、実施の形態2及びその変形例における半導体保護装置の等価回路図
【図3】本発明の実施の形態1及びその変形例、実施の形態2及びその変形例における半導体保護装置の平面レイアウト図
【図4】本発明の実施の形態1の変形例における半導体保護装置の断面図
【図5】本発明の実施の形態2における半導体保護装置の断面図
【図6】本発明の実施の形態2の変形例1における半導体保護装置の断面図
【図7】本発明の実施の形態2の変形例2における半導体保護装置の断面図
【図8】本発明の実施の形態3における半導体保護装置の断面図
【図9】本発明の実施の形態3における半導体保護装置の等価回路図
【図10】本発明の実施の形態3における半導体保護装置の平面レイアウト図
【図11】本発明の実施の形態4における半導体保護装置の断面図
【図12】本発明の実施の形態4及び実施の形態5ならびにその変形例における半導体保護装置の等価回路図
【図13】本発明の実施の形態4及び実施の形態5ならびにその変形例における半導体保護装置の平面レイアウト図
【図14】本発明の実施の形態5における半導体保護装置の断面図
【図15】本発明の実施の形態5の変形例における半導体保護装置の断面図
【図16】従来技術1における半導体保護装置の断面図
【図17】従来技術1における半導体保護装置の等価回路図
【図18】従来技術1における半導体保護装置の平面レイアウト図
【図19】従来技術2における半導体保護装置の断面図
【図20】従来技術2における半導体保護装置の等価回路図
【図21】従来技術2における半導体保護装置の平面レイアウト図
【符号の説明】
1,21 P型サブストレート(コレクタ層)
2 低濃度のN型エピタキシャル層(ベース層)
3 高濃度のP型拡散層(コレクタコンタクト層)
4,24 トレンチ溝
5 高濃度のP型拡散層(エミッタ層)
6 フィールド酸化膜
7 P型拡散層5用の電極
8 P型拡散層3用の電極
9 PNPトランジスタ
10 サブストレート1上に形成された高濃度のP型埋込層
11 エピタキシャル層2表面から深く拡散された高濃度のN型拡散層
12 エピタキシャル層2表面から深い位置に形成された高濃度のN型埋込層
13 サブストレート1とN型エピタキシャル層2との界面に形成された高濃度のN型埋込層
14 高濃度のN型拡散層(ベースコンタクト層)
16 内部回路
17 入力端子
22 N型埋込層(コレクタ層)
23 P型エピタキシャル層(ベース層)
25 N型拡散層(コレクタコンタクト層)
26 N型拡散層(エミッタ層)
Claims (18)
- 第1導電型の半導体基板と、前記半導体基板上に形成された第2導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板まで到達する第1導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第1導電型の第2拡散層とを備え、前記半導体基板まで到達する前記第1導電型の第1拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の電極は入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層のPN接合端部が、前記エピタキシャル層の表面から前記半導体基板まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記半導体基板まで到達する前記第1導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層とは、間にある前記エピタキシャル層の表面から前記半導体基板まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上に、PN接合端部を有する第1導電型の埋込拡散層を備えたことを特徴とする請求項1記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第1導電型の第2拡散層に接して、PN接合端部を有する第2導電型の拡散層を備えたことを特徴とする請求項1記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第1導電型の第2拡散層から離れた深さの領域に第2導電型の埋込層を備えたことを特徴とする請求項1記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上に、PN接合端部を有する第2導電型の埋込層を備えたことを特徴とする請求項1記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にPN接合端部を有する第1導電型の埋込拡散層と、前記エピタキシャル層内に、前記第1導電型の第2拡散層に接してPN接合端部を有する第2導電型の拡散層を備えたことを特徴とする請求項1記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にPN接合端部を有する第1導電型の埋込拡散層と、前記エピタキシャル層内の前記第1導電型の第2拡散層から離れた深さの領域に第2導電型の埋込層を備えたことを特徴とする請求項1記載の半導体保護装置。
- 前記半導体基板上に形成された前記第2導電型のエピタキシャル層に替えて、前記半導体基板表面に形成された第2導電型の拡散層を用いることを特徴とする請求項1から請求項7のいずれか1項に記載の半導体保護装置。
- 第1導電型の半導体基板と、前記半導体基板上に形成された第2導電型のエピタキシャル層と、前記エピタキシャル層表面から前記半導体基板まで到達する第1導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に平面形状で中抜きに拡散された第1導電型の第2拡散層と、前記第1導電型の第2拡散層の中抜き部分に、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散され前記第1導電型の第2拡散層よりも拡散深さが浅い第2導電型の拡散層を備え、前記半導体基板まで到達する前記第1導電型の第1拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層と前記第2導電型の拡散層の各電極は共に入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層のPN接合端部が、前記エピタキシャル層の表面から前記半導体基板まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記半導体基板まで到達する前記第1導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に平面形状で中抜きに拡散された前記第1導電型の第2拡散層とは、間にある前記エピタキシャル層の表面から前記半導体基板まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上に、PN接合端部を有する第1導電型の埋込拡散層を備えたことを特徴とする請求項9記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層に接して、PN接合端部を有する第2導電型の拡散層を備えたことを特徴とする請求項9記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層から離れた深さの領域に第2導電型の埋込層を備えたことを特徴とする請求項9記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にPN接合端部を有する第1導電型の埋込拡散層と、前記エピタキシャル層内に、前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層に接して、PN接合端部を有する第2導電型の拡散層を備えたことを特徴とする請求項9記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記半導体基板上にPN接合端部を有する第1導電型の埋込拡散層と、前記エピタキシャル層内の前記第1導電型の第2拡散層及び前記第1導電型の第2拡散層よりも拡散深さが浅い前記第2導電型の拡散層から離れた深さの領域に第2導電型の埋込層を備えたことを特徴とする請求項9記載の半導体保護装置。
- 前記半導体基板上に形成された前記第2導電型のエピタキシャル層に替えて、前記半導体基板表面に形成された第2導電型の拡散層を用いることを特徴とする請求項9から請求項14のいずれか1項に記載の半導体保護装置。
- 第1導電型の半導体基板と、前記半導体基板上の少なくとも一部に形成された第2導電型の埋込層と、少なくとも前記第2導電型の埋込層の上に形成された第1導電型のエピタキシャル層と、前記エピタキシャル層表面から前記第2導電型の埋込層まで到達する第2導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第2導電型の第2拡散層とを備え、前記第2導電型の埋込層まで到達する前記第2導電型の第1拡散層の電極は内部回路に与えられる低電位電圧部に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第2導電型の第2拡散層の電極は入力端子と前記内部回路に接続され、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第2導電型の第2拡散層のPN接合端部が、前記エピタキシャル層の表面から前記第2導電型の埋込層まで到達するトレンチ溝に囲まれた領域内に配置され、前記エピタキシャル層表面から前記第2導電型の埋込層まで到達する前記第2導電型の第1拡散層と、前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第2導電型の第2拡散層とは、間にある前記エピタキシャル層の表面から前記第2導電型の埋込層まで到達する前記トレンチ溝で電気的に分離されていることを特徴とする半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された前記第2導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第2導電型の第2拡散層に接して、PN接合端部を有する第1導電型の拡散層を備えたことを特徴とする請求項16記載の半導体保護装置。
- 前記エピタキシャル層の表面から前記エピタキシャル層中に拡散された第2導電型の第2拡散層の直下であって、前記トレンチ溝に囲まれた領域内の前記エピタキシャル層内に、前記第2導電型の第2拡散層から離れた深さの領域に第1導電型の埋込層を備えたことを特徴とする請求項16記載の半導体保護装置。
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