JP2003282715A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JP2003282715A JP2003282715A JP2002082868A JP2002082868A JP2003282715A JP 2003282715 A JP2003282715 A JP 2003282715A JP 2002082868 A JP2002082868 A JP 2002082868A JP 2002082868 A JP2002082868 A JP 2002082868A JP 2003282715 A JP2003282715 A JP 2003282715A
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Abstract
(57)【要約】
【課題】 過電圧サージに対する耐量を向上させた半導
体保護装置を提供する。 【解決手段】 Ｐ型サブストレート１上に低濃度のＮ型
エピタキシャル層２を形成し、そのＮ型エピタキシャル
層２の第１領域および第２領域を包囲するようにトレン
チ溝４を形成し、その第１領域内の表面から均一な拡散
長で高濃度のＰ型拡散層５を浅く形成し、Ｐ型拡散層５
を内部回路１６および入力端子１７に接続する。また、
Ｎ型エピタキシャル層２の第２領域内にＰ型拡散層３を
深く形成して、Ｐ型サブストレート１を半導体装置の接
地端子（ＧＮＤ）に接続する。
体保護装置を提供する。 【解決手段】 Ｐ型サブストレート１上に低濃度のＮ型
エピタキシャル層２を形成し、そのＮ型エピタキシャル
層２の第１領域および第２領域を包囲するようにトレン
チ溝４を形成し、その第１領域内の表面から均一な拡散
長で高濃度のＰ型拡散層５を浅く形成し、Ｐ型拡散層５
を内部回路１６および入力端子１７に接続する。また、
Ｎ型エピタキシャル層２の第２領域内にＰ型拡散層３を
深く形成して、Ｐ型サブストレート１を半導体装置の接
地端子（ＧＮＤ）に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体保護装置に
係り、特に集積回路の入力端子に印加される過電圧サー
ジから被保護内部回路の破壊、及び保護装置自体の破壊
を防止する半導体保護装置に関するものである。
係り、特に集積回路の入力端子に印加される過電圧サー
ジから被保護内部回路の破壊、及び保護装置自体の破壊
を防止する半導体保護装置に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高集積化にともなっ
て、集積化する半導体素子の微細化が進められており、
その半導体素子を静電気（過電圧サージ）から保護する
静電気保護素子に対する微細化も要求されている。しか
しながら、微細化にともなって半導体素子のサージ耐量
が小さくなるのは必然的であるにも拘わらず、半導体装
置として要求されるサージ耐量は従来と同じレベルであ
るため、静電気保護素子にはより強力な保護能力が要求
される。
て、集積化する半導体素子の微細化が進められており、
その半導体素子を静電気（過電圧サージ）から保護する
静電気保護素子に対する微細化も要求されている。しか
しながら、微細化にともなって半導体素子のサージ耐量
が小さくなるのは必然的であるにも拘わらず、半導体装
置として要求されるサージ耐量は従来と同じレベルであ
るため、静電気保護素子にはより強力な保護能力が要求
される。
【０００３】特に、アバランシェ降伏を利用した静電気
保護素子は、過電圧サージが印加された時のＰＮ接合部
の高い電界による雪崩降伏を利用しているため、すなわ
ち高電界で加速された電流が保護素子のコンタクト間を
一気に流れるため、保護素子自身が破壊しやすいという
問題があった。また保護素子のコンタクト間の離間距離
が小さいと、電流がエピタキシャル表面付近を集中的に
流れて、保護素子を破壊すると言う問題があり、保護素
子の微細化を阻んでいる。
保護素子は、過電圧サージが印加された時のＰＮ接合部
の高い電界による雪崩降伏を利用しているため、すなわ
ち高電界で加速された電流が保護素子のコンタクト間を
一気に流れるため、保護素子自身が破壊しやすいという
問題があった。また保護素子のコンタクト間の離間距離
が小さいと、電流がエピタキシャル表面付近を集中的に
流れて、保護素子を破壊すると言う問題があり、保護素
子の微細化を阻んでいる。
【０００４】これまで、過電圧サージが印加された時の
保護素子に流れる電流が集中することを避け、できるだ
けサージ印加電流を均一に流そうとする種々の工夫がな
されている（特開平５−２６７５８８号公報）。
保護素子に流れる電流が集中することを避け、できるだ
けサージ印加電流を均一に流そうとする種々の工夫がな
されている（特開平５−２６７５８８号公報）。
【０００５】以下、従来の半導体保護装置について、図
面を用いて説明する。図１６は第１の従来技術における
半導体保護装置の断面図、図１７はその等価回路図、図
１８はその平面レイアウト図である。
面を用いて説明する。図１６は第１の従来技術における
半導体保護装置の断面図、図１７はその等価回路図、図
１８はその平面レイアウト図である。
【０００６】図１６〜図１８において、１６は内部回
路、１７は半導体装置の入力端子、５１はＰ型のサブス
トレート、５２は高濃度のＮ型埋込層、５３は低濃度の
Ｎ型エピタキシャル層、５４は高濃度のＰ型分離層（図
では高濃度のＰ型埋込層と、エピタキシャル表面からの
高濃度のＰ型拡散層とを利用した上下分離法を用いてい
る）、５５はエピタキシャル表面から高濃度のＮ型埋込
層に届くまで深く拡散された高濃度のＮ型拡散層、５
６，５７はエピタキシャル表面から浅く拡散された高濃
度のＰ型拡散層、５８はフィールド酸化膜、５９及び６
１は高濃度のＰ型拡散層５７及び５６用の電極、６０は
高濃度のＮ型拡散層５５用の電極である。
路、１７は半導体装置の入力端子、５１はＰ型のサブス
トレート、５２は高濃度のＮ型埋込層、５３は低濃度の
Ｎ型エピタキシャル層、５４は高濃度のＰ型分離層（図
では高濃度のＰ型埋込層と、エピタキシャル表面からの
高濃度のＰ型拡散層とを利用した上下分離法を用いてい
る）、５５はエピタキシャル表面から高濃度のＮ型埋込
層に届くまで深く拡散された高濃度のＮ型拡散層、５
６，５７はエピタキシャル表面から浅く拡散された高濃
度のＰ型拡散層、５８はフィールド酸化膜、５９及び６
１は高濃度のＰ型拡散層５７及び５６用の電極、６０は
高濃度のＮ型拡散層５５用の電極である。
【０００７】浅い高濃度のＰ型拡散層５７をエミッタ
層、高濃度のＰ型拡散層５７を包囲する浅い高濃度のＰ
型拡散層５６をコレクタ層、低濃度のＮ型エピタキシャ
ル層５３をベース層、深い高濃度のＮ型拡散層５５をベ
ースコンタクト部とするＰＮＰトランジスタ６４を構成
している。そして、エミッタ層（浅い高濃度のＰ型拡散
層５７）は電極５９を通して直接入力端子１７と内部回
路１６に繋がっており、エミッタ用の電極５９とベース
用の電極６０の間には抵抗６３が接続されている。コレ
クタ層（浅い高濃度のＰ型拡散層５６）は接地端子（図
ではＧＮＤとしている）に繋がっている。また、コレク
タ層（５６）とベース層（５３）との間で寄生的に構成
される寄生ダイオード６２が存在する。
層、高濃度のＰ型拡散層５７を包囲する浅い高濃度のＰ
型拡散層５６をコレクタ層、低濃度のＮ型エピタキシャ
ル層５３をベース層、深い高濃度のＮ型拡散層５５をベ
ースコンタクト部とするＰＮＰトランジスタ６４を構成
している。そして、エミッタ層（浅い高濃度のＰ型拡散
層５７）は電極５９を通して直接入力端子１７と内部回
路１６に繋がっており、エミッタ用の電極５９とベース
用の電極６０の間には抵抗６３が接続されている。コレ
クタ層（浅い高濃度のＰ型拡散層５６）は接地端子（図
ではＧＮＤとしている）に繋がっている。また、コレク
タ層（５６）とベース層（５３）との間で寄生的に構成
される寄生ダイオード６２が存在する。
【０００８】以上のように構成された第１の従来技術の
半導体保護装置について、以下その動作を説明する。
半導体保護装置について、以下その動作を説明する。
【０００９】入力端子１７に正の過電圧サージが印加さ
れた場合、コレクタ層（５６）とベース層（５３）との
間の寄生ダイオード６２が、逆バイアスされてアバラン
シェ降伏を起こし、その時の降伏電流がベース・エミッ
タ間の抵抗６３に流れる。この降伏電流が抵抗６３に流
れることによって、ＰＮＰトランジスタ６４のベース・
エミッタ間が順方向バイアスされ、ＰＮＰトランジスタ
６４が導通して、過電圧サージによる電流をエミッタ
（５７）からコレクタ（５６）へ逃がすことにより、内
部回路１６を過電圧サージから保護する。
れた場合、コレクタ層（５６）とベース層（５３）との
間の寄生ダイオード６２が、逆バイアスされてアバラン
シェ降伏を起こし、その時の降伏電流がベース・エミッ
タ間の抵抗６３に流れる。この降伏電流が抵抗６３に流
れることによって、ＰＮＰトランジスタ６４のベース・
エミッタ間が順方向バイアスされ、ＰＮＰトランジスタ
６４が導通して、過電圧サージによる電流をエミッタ
（５７）からコレクタ（５６）へ逃がすことにより、内
部回路１６を過電圧サージから保護する。
【００１０】入力端子１７に負の過電圧サージが印加さ
れた場合、コレクタ層（５６）とベース層（５３）との
間で構成される寄生ダイオード６２または、Ｐ型のサブ
ストレート５１と高濃度のＮ型埋込層５２との間で構成
される寄生ダイオードが順バイアスされ、過電圧サージ
による電流を逃がし、内部回路１６を過電圧サージから
保護する。
れた場合、コレクタ層（５６）とベース層（５３）との
間で構成される寄生ダイオード６２または、Ｐ型のサブ
ストレート５１と高濃度のＮ型埋込層５２との間で構成
される寄生ダイオードが順バイアスされ、過電圧サージ
による電流を逃がし、内部回路１６を過電圧サージから
保護する。
【００１１】次に、第２の従来技術について説明する。
図１９は半導体保護素子の断面図、図２０はその等価回
路図、図２１はその平面レイアウト図である。
図１９は半導体保護素子の断面図、図２０はその等価回
路図、図２１はその平面レイアウト図である。
【００１２】図１９〜図２１において、１６は内部回
路、１７は半導体装置の入力端子、７１はＰ型のサブス
トレート、７２は高濃度のＮ型埋込層、７３は低濃度の
Ｎ型エピタキシャル層、７４は高濃度のＰ型分離層（こ
の図では高濃度のＰ型埋込層と、表面からの高濃度のＰ
型拡散層とを利用した上下分離法を用いた事例であ
る）、７５はエピタキシャル表面から高濃度のＮ型埋込
層に届くまで深く拡散された高濃度のＮ型拡散層、７６
は低濃度のＮ型エピタキシャル層７３表面から拡散され
た浅い高濃度のＰ型拡散層であり、７７は高濃度のＰ型
拡散層７６内の表面から拡散された浅い高濃度のＮ型拡
散層、７８はフィールド酸化膜、７９は深い高濃度のＮ
型拡散層７５用の電極、８０は上記エピタキシャル表面
から拡散された高濃度のＰ型拡散層７６用の電極、８１
は高濃度のＮ型拡散層７７用の電極である。
路、１７は半導体装置の入力端子、７１はＰ型のサブス
トレート、７２は高濃度のＮ型埋込層、７３は低濃度の
Ｎ型エピタキシャル層、７４は高濃度のＰ型分離層（こ
の図では高濃度のＰ型埋込層と、表面からの高濃度のＰ
型拡散層とを利用した上下分離法を用いた事例であ
る）、７５はエピタキシャル表面から高濃度のＮ型埋込
層に届くまで深く拡散された高濃度のＮ型拡散層、７６
は低濃度のＮ型エピタキシャル層７３表面から拡散され
た浅い高濃度のＰ型拡散層であり、７７は高濃度のＰ型
拡散層７６内の表面から拡散された浅い高濃度のＮ型拡
散層、７８はフィールド酸化膜、７９は深い高濃度のＮ
型拡散層７５用の電極、８０は上記エピタキシャル表面
から拡散された高濃度のＰ型拡散層７６用の電極、８１
は高濃度のＮ型拡散層７７用の電極である。
【００１３】そして、浅い高濃度のＮ型拡散層７７をエ
ミッタ層、浅い高濃度のＰ型拡散層７６をベース層、低
濃度のＮ型エピタキシャル層７３をコレクタ層、深い高
濃度のＮ型拡散層７５をコレクタコンタクト部とするＮ
ＰＮトランジスタ８４を構成している。コレクタ用の電
極７９は入力端子１７と内部回路１６に繋がっており、
エミッタ用の電極８１とベース用の電極８０の間には抵
抗８３が接続されている。エミッタ用の電極８１は接地
端子（図ではＧＮＤとしている）に繋がっている。ま
た、ベース層（７６）とコレクタ層（７３）との間で構
成される寄生ダイオード８２が存在する。
ミッタ層、浅い高濃度のＰ型拡散層７６をベース層、低
濃度のＮ型エピタキシャル層７３をコレクタ層、深い高
濃度のＮ型拡散層７５をコレクタコンタクト部とするＮ
ＰＮトランジスタ８４を構成している。コレクタ用の電
極７９は入力端子１７と内部回路１６に繋がっており、
エミッタ用の電極８１とベース用の電極８０の間には抵
抗８３が接続されている。エミッタ用の電極８１は接地
端子（図ではＧＮＤとしている）に繋がっている。ま
た、ベース層（７６）とコレクタ層（７３）との間で構
成される寄生ダイオード８２が存在する。
【００１４】以上のように構成された第２の従来技術の
半導体保護装置について、以下その動作を説明する。
半導体保護装置について、以下その動作を説明する。
【００１５】入力端子１７に正の過電圧サージが印加さ
れた場合、コレクタ層（７３）とベース層（７６）との
間に在る寄生ダイオード８２が、逆バイアスされアバラ
ンシェ降伏を起こし、その時の降伏電流がベース・エミ
ッタ間の抵抗８３に流れる。この降伏電流が抵抗８３に
流れることによって、ＮＰＮトランジスタ８４のベース
・エミッタ間が順方向バイアスされ、ＮＰＮトランジス
タ８４が導通して、過電圧サージによる電流をコレクタ
層（７３）からエミッタ層（７７）へ逃がして、内部回
路１６を過電圧サージから保護する。
れた場合、コレクタ層（７３）とベース層（７６）との
間に在る寄生ダイオード８２が、逆バイアスされアバラ
ンシェ降伏を起こし、その時の降伏電流がベース・エミ
ッタ間の抵抗８３に流れる。この降伏電流が抵抗８３に
流れることによって、ＮＰＮトランジスタ８４のベース
・エミッタ間が順方向バイアスされ、ＮＰＮトランジス
タ８４が導通して、過電圧サージによる電流をコレクタ
層（７３）からエミッタ層（７７）へ逃がして、内部回
路１６を過電圧サージから保護する。
【００１６】次に負の過電圧サージが印加された場合、
Ｐ型のサブストレート７１と高濃度のＮ型埋込層７２と
の間に存在する寄生ダイオードまたは、ベース層（７
６）とコレクタ層（７３）との間に存在する寄生ダイオ
ード８２が順バイアスされ、過電圧サージによる電流を
逃がし、内部回路１６を過電圧サージから保護する。
Ｐ型のサブストレート７１と高濃度のＮ型埋込層７２と
の間に存在する寄生ダイオードまたは、ベース層（７
６）とコレクタ層（７３）との間に存在する寄生ダイオ
ード８２が順バイアスされ、過電圧サージによる電流を
逃がし、内部回路１６を過電圧サージから保護する。
【００１７】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、正の過電圧サージ印加時に寄生ダイオー
ド６２或いは寄生ダイオード８２が逆バイアスされ、ア
バランシェ降伏することでベース・エミッタ間を順バイ
アスして、保護用のトランジスタを導通させて、過電圧
サージによる電流を逃がしている。このアバランシェ降
伏は、ＰＮ接合部のうち電界強度が一番高くなる箇所で
雪崩現象が発生して降伏する。従って、降伏電流はＰＮ
接合部の高い電界で加速され、保護素子のコンタクト間
を一気に流れるため、保護素子が容易に破壊しやすいと
いう問題があった。
来の構成では、正の過電圧サージ印加時に寄生ダイオー
ド６２或いは寄生ダイオード８２が逆バイアスされ、ア
バランシェ降伏することでベース・エミッタ間を順バイ
アスして、保護用のトランジスタを導通させて、過電圧
サージによる電流を逃がしている。このアバランシェ降
伏は、ＰＮ接合部のうち電界強度が一番高くなる箇所で
雪崩現象が発生して降伏する。従って、降伏電流はＰＮ
接合部の高い電界で加速され、保護素子のコンタクト間
を一気に流れるため、保護素子が容易に破壊しやすいと
いう問題があった。
【００１８】また、保護素子のコンタクト間の距離（図
１６，図１８のｃ，ｄおよび図１９，図２１のｅ）を大
きくしないと、エピタキシャル表面付近を破壊電流が集
中的に流れ、保護素子を破壊するという問題もあった。
１６，図１８のｃ，ｄおよび図１９，図２１のｅ）を大
きくしないと、エピタキシャル表面付近を破壊電流が集
中的に流れ、保護素子を破壊するという問題もあった。
【００１９】本発明は、上記従来の問題点を解決するも
ので、平面レイアウト的なコンタクト間の離間距離を大
きくしなくても、過電圧サージに対する破壊耐量を向上
させる半導体保護装置を提供することを目的とする。
ので、平面レイアウト的なコンタクト間の離間距離を大
きくしなくても、過電圧サージに対する破壊耐量を向上
させる半導体保護装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体保護装置は、サージ電流を逃がす方
法としてアバランシェ降伏よりも低い電界で電流を流す
ことのできるパンチスルー現象を使い、サージ電流が流
れるコンタクト間にトレンチ溝を設けることを特徴とす
る。
に、本発明の半導体保護装置は、サージ電流を逃がす方
法としてアバランシェ降伏よりも低い電界で電流を流す
ことのできるパンチスルー現象を使い、サージ電流が流
れるコンタクト間にトレンチ溝を設けることを特徴とす
る。
【００２１】すなわち、本発明の半導体保護装置は、第
１導電型の半導体基板と、前記半導体基板上に形成され
た第２導電型のエピタキシャル層と、前記エピタキシャ
ル層表面から前記半導体基板まで到達する第１導電型の
拡散層と、前記エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層とを備
え、前記半導体基板まで到達する前記第１導電型の拡散
層の電極は内部回路に与えられる低電位電圧部に接続さ
れ、前記エピタキシャル層の表面から前記エピタキシャ
ル層中に拡散された前記第１導電型の拡散層の電極は入
力端子と前記内部回路に接続され、前記エピタキシャル
層の表面から前記エピタキシャル層中に拡散された前記
第１導電型の拡散層のＰＮ接合端部が、前記エピタキシ
ャル層の表面から前記半導体基板まで到達するトレンチ
溝に囲まれた領域内に配置されていることを特徴とする
この構成によれば、面積が小さく、素子の破壊も無い保
護素子で、過電圧サージ印加耐量を向上させることがで
きる。
１導電型の半導体基板と、前記半導体基板上に形成され
た第２導電型のエピタキシャル層と、前記エピタキシャ
ル層表面から前記半導体基板まで到達する第１導電型の
拡散層と、前記エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層とを備
え、前記半導体基板まで到達する前記第１導電型の拡散
層の電極は内部回路に与えられる低電位電圧部に接続さ
れ、前記エピタキシャル層の表面から前記エピタキシャ
ル層中に拡散された前記第１導電型の拡散層の電極は入
力端子と前記内部回路に接続され、前記エピタキシャル
層の表面から前記エピタキシャル層中に拡散された前記
第１導電型の拡散層のＰＮ接合端部が、前記エピタキシ
ャル層の表面から前記半導体基板まで到達するトレンチ
溝に囲まれた領域内に配置されていることを特徴とする
この構成によれば、面積が小さく、素子の破壊も無い保
護素子で、過電圧サージ印加耐量を向上させることがで
きる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
る半導体保護素子の断面図であり、図２はその等価回路
図、図３はその平面レイアウト図である。保護素子とし
ては、図２に示したようなベースオープンのＰＮＰトラ
ンジスタとなる。
て、図面を参照しながら詳細に説明する。 （実施の形態１）図１は、本発明の実施の形態１におけ
る半導体保護素子の断面図であり、図２はその等価回路
図、図３はその平面レイアウト図である。保護素子とし
ては、図２に示したようなベースオープンのＰＮＰトラ
ンジスタとなる。
【００２３】図１〜図３において、１はＰ型のサブスト
レート、２は低濃度のＮ型エピタキシャル層、３はサブ
ストレート１とのコンタクトを取るために深く形成され
た高濃度のＰ型拡散層（図では高濃度のＰ型埋込層と、
表面から深く拡散した高濃度のＰ型拡散層とによって繋
ぐ方法を用いている）、４はＮ型エピタキシャル層２の
表面からＰ型のサブストレート１まで到達する深さをも
つトレンチ溝、５はＮ型エピタキシャル層２の表面から
浅く拡散された高濃度のＰ型拡散層、６はフィールド酸
化膜、７はＰ型拡散層５用の電極、８はＰ型拡散層３用
の電極、１６は半導体装置内に集積化された内部回路、
１７は半導体装置の入力端子である。なおここでは、半
導体装置の入力端子１７が、内部回路１６の入力端子で
あるものとして説明するが、内部回路１６の出力端子で
ある場合にも、入力端子と出力端子とを兼用する場合に
も適用することができる。
レート、２は低濃度のＮ型エピタキシャル層、３はサブ
ストレート１とのコンタクトを取るために深く形成され
た高濃度のＰ型拡散層（図では高濃度のＰ型埋込層と、
表面から深く拡散した高濃度のＰ型拡散層とによって繋
ぐ方法を用いている）、４はＮ型エピタキシャル層２の
表面からＰ型のサブストレート１まで到達する深さをも
つトレンチ溝、５はＮ型エピタキシャル層２の表面から
浅く拡散された高濃度のＰ型拡散層、６はフィールド酸
化膜、７はＰ型拡散層５用の電極、８はＰ型拡散層３用
の電極、１６は半導体装置内に集積化された内部回路、
１７は半導体装置の入力端子である。なおここでは、半
導体装置の入力端子１７が、内部回路１６の入力端子で
あるものとして説明するが、内部回路１６の出力端子で
ある場合にも、入力端子と出力端子とを兼用する場合に
も適用することができる。
【００２４】そして、浅く拡散された高濃度のＰ型拡散
層５をエミッタ層とし、Ｐ型のサブストレート１をコレ
クタ層とし、深く拡散された高濃度のＰ型拡散層３をコ
レクタコンタクト層とし、低濃度のＮ型エピタキシャル
層２をベース層とするＰＮＰトランジスタ９を構成して
いる。エミッタ用の電極７は入力端子１７と内部回路１
６とに繋がっており、コレクタ層（Ｐ型のサブストレー
ト１）はＰ型拡散層３および電極８を通って接地端子
（図ではＧＮＤとしている）に繋がっている。
層５をエミッタ層とし、Ｐ型のサブストレート１をコレ
クタ層とし、深く拡散された高濃度のＰ型拡散層３をコ
レクタコンタクト層とし、低濃度のＮ型エピタキシャル
層２をベース層とするＰＮＰトランジスタ９を構成して
いる。エミッタ用の電極７は入力端子１７と内部回路１
６とに繋がっており、コレクタ層（Ｐ型のサブストレー
ト１）はＰ型拡散層３および電極８を通って接地端子
（図ではＧＮＤとしている）に繋がっている。
【００２５】以上のように構成された本実施の形態１の
半導体保護装置について、以下その動作を説明する。
半導体保護装置について、以下その動作を説明する。
【００２６】まず、入力端子１７に正の過電圧サージが
印加された場合、空乏層がＰ型のサブストレート１とＮ
型エピタキシャル層２との間のＰＮ接合部に発生する。
そして、印加された電圧が上昇し、Ｐ型拡散層５の直下
のＮ型エピタキシャル層２を全て空乏化した時点で、パ
ンチスルー現象が起こり、過電圧サージによる電流がコ
レクタコンタクト層３を通って流れ、内部回路１６を過
電圧サージから保護する。
印加された場合、空乏層がＰ型のサブストレート１とＮ
型エピタキシャル層２との間のＰＮ接合部に発生する。
そして、印加された電圧が上昇し、Ｐ型拡散層５の直下
のＮ型エピタキシャル層２を全て空乏化した時点で、パ
ンチスルー現象が起こり、過電圧サージによる電流がコ
レクタコンタクト層３を通って流れ、内部回路１６を過
電圧サージから保護する。
【００２７】この時、上記ＰＮ接合部では低濃度のＮ型
エピタキシャル層２の濃度を適切に設定することによ
り、アバランシェ降伏が発生せず、かつ内部回路１６か
ら要求される耐圧よりも高い最適な電圧値でパンチスル
ー現象を容易に発生させる構造を形成することができ
る。ここではアバランシェ降伏が発生していないため、
電界はさほど高くなく、素子の破壊は発生しにくい。ま
た、平面レイアウト的にはエミッタ用の電極７とコレク
タ用の電極８とのコンタクト間距離ａは近いが、間にあ
るトレンチ溝には電流が流れないためサージ電流はエピ
タキシャル層２内部を縦方向に流れる。従って、表面の
コンタクト間距離ａは近くても電流の流れる実質の距離
はトレンチ溝深さの２倍以上あり、破壊は起こりにく
い。そのため、コンタクト間距離を近くすることがで
き、保護素子の面積を小さくすることが可能となる。
エピタキシャル層２の濃度を適切に設定することによ
り、アバランシェ降伏が発生せず、かつ内部回路１６か
ら要求される耐圧よりも高い最適な電圧値でパンチスル
ー現象を容易に発生させる構造を形成することができ
る。ここではアバランシェ降伏が発生していないため、
電界はさほど高くなく、素子の破壊は発生しにくい。ま
た、平面レイアウト的にはエミッタ用の電極７とコレク
タ用の電極８とのコンタクト間距離ａは近いが、間にあ
るトレンチ溝には電流が流れないためサージ電流はエピ
タキシャル層２内部を縦方向に流れる。従って、表面の
コンタクト間距離ａは近くても電流の流れる実質の距離
はトレンチ溝深さの２倍以上あり、破壊は起こりにく
い。そのため、コンタクト間距離を近くすることがで
き、保護素子の面積を小さくすることが可能となる。
【００２８】また従来技術で使用しているベース・エミ
ッタ間の抵抗も必要無く、さらに面積を小さくできる。
しかも、上記エピタキシャル表面から拡散された高濃度
のＰ型拡散層５における拡散横広がりの湾曲部分をトレ
ンチ溝内に配置しているため、湾曲部で発生する電界や
電流の集中による耐圧低下も無く、全てのサージ電流が
エピタキシャル内部を垂直に、かつ均一に流れる。従っ
て、本実施の形態１の保護素子はさらに破壊されにくい
構造となっている。
ッタ間の抵抗も必要無く、さらに面積を小さくできる。
しかも、上記エピタキシャル表面から拡散された高濃度
のＰ型拡散層５における拡散横広がりの湾曲部分をトレ
ンチ溝内に配置しているため、湾曲部で発生する電界や
電流の集中による耐圧低下も無く、全てのサージ電流が
エピタキシャル内部を垂直に、かつ均一に流れる。従っ
て、本実施の形態１の保護素子はさらに破壊されにくい
構造となっている。
【００２９】次に、負の過電圧サージが印加された場
合、空乏層がエピタキシャル表面から拡散された高濃度
のＰ型拡散層５と低濃度のＮ型エピタキシャル層２のＰ
Ｎ接合部に発生する。印加された電圧が上昇し、Ｐ型拡
散層５の直下のＮ型エピタキシャル層２を全て空乏化し
た時点で、パンチスルー現象が起こり、過電圧サージに
よる電流がコレクタコンタクト層３を通って流れ、内部
回路１６を保護する。この時、正の過電圧サージ印加時
と同様、低濃度のＮ型エピタキシャル層２の濃度を適切
に設定することにより、アバランシェ降伏が発生せず、
かつ内部回路１６から要求される耐圧よりも高い最適な
電圧値でパンチスルー現象を発生させることが容易であ
る。
合、空乏層がエピタキシャル表面から拡散された高濃度
のＰ型拡散層５と低濃度のＮ型エピタキシャル層２のＰ
Ｎ接合部に発生する。印加された電圧が上昇し、Ｐ型拡
散層５の直下のＮ型エピタキシャル層２を全て空乏化し
た時点で、パンチスルー現象が起こり、過電圧サージに
よる電流がコレクタコンタクト層３を通って流れ、内部
回路１６を保護する。この時、正の過電圧サージ印加時
と同様、低濃度のＮ型エピタキシャル層２の濃度を適切
に設定することにより、アバランシェ降伏が発生せず、
かつ内部回路１６から要求される耐圧よりも高い最適な
電圧値でパンチスルー現象を発生させることが容易であ
る。
【００３０】ここでは正の過電圧サージ印加時と同様、
電界はさほど高くない時点でサージ電流を流すことがで
き、素子の破壊は発生しにくい。また、平面レイアウト
上やエピタキシャル内部を垂直にかつ均一に流れるのは
正の過電圧サージ印加時と全く同様である。従って、本
実施の形態１の保護素子は、正、負の過電圧サージに対
して破壊されにくく、保護素子の平面上の面積も小さく
できる。
電界はさほど高くない時点でサージ電流を流すことがで
き、素子の破壊は発生しにくい。また、平面レイアウト
上やエピタキシャル内部を垂直にかつ均一に流れるのは
正の過電圧サージ印加時と全く同様である。従って、本
実施の形態１の保護素子は、正、負の過電圧サージに対
して破壊されにくく、保護素子の平面上の面積も小さく
できる。
【００３１】なお、低濃度のＮ型エピタキシャル層２
は、サブストレート１まで到達する低濃度のＮ型拡散層
（例えばＮ型ウエル層）であっても同様の効果が得られ
る。
は、サブストレート１まで到達する低濃度のＮ型拡散層
（例えばＮ型ウエル層）であっても同様の効果が得られ
る。
【００３２】また、図４は、実施の形態１における変形
例を示したものであるが、Ｐ型拡散層５の直下における
Ｐ型のサブストレート１領域上に埋込層として高濃度の
Ｐ型埋込層１０を設けたものであり、この構成において
も、上述した図１の構成と同様の効果が得られることは
明らかである。
例を示したものであるが、Ｐ型拡散層５の直下における
Ｐ型のサブストレート１領域上に埋込層として高濃度の
Ｐ型埋込層１０を設けたものであり、この構成において
も、上述した図１の構成と同様の効果が得られることは
明らかである。
【００３３】（実施の形態２）次に、本発明の実施の形
態２について、図面を参照しながら説明する。図５は本
発明の実施の形態２における半導体保護装置の断面図で
ある。なお、等価回路は図２に示す実施の形態１と全く
同じであり、保護素子としてはベースオープンのＰＮＰ
トランジスタとなる。また、平面レイアウト図も実施の
形態１の図３と同じである。
態２について、図面を参照しながら説明する。図５は本
発明の実施の形態２における半導体保護装置の断面図で
ある。なお、等価回路は図２に示す実施の形態１と全く
同じであり、保護素子としてはベースオープンのＰＮＰ
トランジスタとなる。また、平面レイアウト図も実施の
形態１の図３と同じである。
【００３４】図５に示す本実施の形態２において、実施
の形態１と異なる点は、高濃度のＰ型拡散層５の直下
に、表面から深く拡散された高濃度のＮ型拡散層１１が
存在することである。そして、浅い高濃度のＰ型拡散層
５をエミッタ層とし、Ｐ型のサブストレート１をコレク
タ層とし、深い高濃度のＰ型拡散層３をコレクタコンタ
クト層とし、低濃度のＮ型エピタキシャル層２および高
濃度のＮ型拡散層１１をベース層としたＰＮＰトランジ
スタ９を構成している。エミッタ用の電極７は入力端子
１７と内部回路１６に繋がっており、コレクタ層（Ｐ型
サブストレート１）はコンタクトを取るための深い高濃
度のＰ型拡散層３及び電極８を通って接地端子（図では
ＧＮＤとしている。）に繋がっている。
の形態１と異なる点は、高濃度のＰ型拡散層５の直下
に、表面から深く拡散された高濃度のＮ型拡散層１１が
存在することである。そして、浅い高濃度のＰ型拡散層
５をエミッタ層とし、Ｐ型のサブストレート１をコレク
タ層とし、深い高濃度のＰ型拡散層３をコレクタコンタ
クト層とし、低濃度のＮ型エピタキシャル層２および高
濃度のＮ型拡散層１１をベース層としたＰＮＰトランジ
スタ９を構成している。エミッタ用の電極７は入力端子
１７と内部回路１６に繋がっており、コレクタ層（Ｐ型
サブストレート１）はコンタクトを取るための深い高濃
度のＰ型拡散層３及び電極８を通って接地端子（図では
ＧＮＤとしている。）に繋がっている。
【００３５】以上のように構成された本実施の形態２の
半導体保護装置は、実施の形態１と全く同じように動作
するが、新たに挿入された深い高濃度のＮ型拡散層１１
が存在するために、低濃度のＮ型エピタキシャル層２の
濃度にはさほど影響されず、パンチスルー現象が発生す
る電圧を変更することできる。この点が実施の形態１と
は違う点である。
半導体保護装置は、実施の形態１と全く同じように動作
するが、新たに挿入された深い高濃度のＮ型拡散層１１
が存在するために、低濃度のＮ型エピタキシャル層２の
濃度にはさほど影響されず、パンチスルー現象が発生す
る電圧を変更することできる。この点が実施の形態１と
は違う点である。
【００３６】なお、上述した深い高濃度のＮ型拡散層１
１は、高エネルギー注入を用いて高濃度のＰ型拡散層５
の直下の深い位置に形成しても良いし、表面から気相拡
散して形成しても良い。
１は、高エネルギー注入を用いて高濃度のＰ型拡散層５
の直下の深い位置に形成しても良いし、表面から気相拡
散して形成しても良い。
【００３７】また、図６は、実施の形態２における変形
例１を示したもので、図５に示すＮ型拡散層１１の代わ
りに，エピタキシャル層表面に在る高濃度のＰ型拡散層
５から離間して、且つ高濃度のＰ型拡散層５とＰ型のサ
ブストレート１との間の深い位置にＮ型不純物を高エネ
ルギー注入して高濃度のＮ型埋込層１２を形成しても良
い。
例１を示したもので、図５に示すＮ型拡散層１１の代わ
りに，エピタキシャル層表面に在る高濃度のＰ型拡散層
５から離間して、且つ高濃度のＰ型拡散層５とＰ型のサ
ブストレート１との間の深い位置にＮ型不純物を高エネ
ルギー注入して高濃度のＮ型埋込層１２を形成しても良
い。
【００３８】更に、図７は、実施の形態２における変形
例２を示したもので、エピタキシャル層表面から拡散さ
れた高濃度のＰ型拡散層５の直下におけるＰ型のサブス
トレート１の領域上に高濃度のＮ型埋込層１３を挿入し
た構造にしても良く、同様の効果が得られることは明ら
かである。
例２を示したもので、エピタキシャル層表面から拡散さ
れた高濃度のＰ型拡散層５の直下におけるＰ型のサブス
トレート１の領域上に高濃度のＮ型埋込層１３を挿入し
た構造にしても良く、同様の効果が得られることは明ら
かである。
【００３９】以上のように、本実施の形態２及びその変
形例１，２の構成によれば、実施の形態１の保護素子と
同様に、正、負の過電圧サージに対して破壊されにく
く、素子面積も小さくできる構造となっており、さらに
保護するブレーク電圧をエピタキシャル層２の厚みや濃
度に左右されずに自由に設定できるという特徴をもって
いる。
形例１，２の構成によれば、実施の形態１の保護素子と
同様に、正、負の過電圧サージに対して破壊されにく
く、素子面積も小さくできる構造となっており、さらに
保護するブレーク電圧をエピタキシャル層２の厚みや濃
度に左右されずに自由に設定できるという特徴をもって
いる。
【００４０】（実施の形態３）次に、本発明の実施の形
態３について、図面を参照しながら説明する。図８は本
発明の実施の形態３における半導体保護装置の断面図で
あり、図９はその等価回路図、図１０はその平面レイア
ウト図である。保護素子としては、図９に示すようにベ
ース・エミッタ間をショートしたＰＮＰトランジスタと
なる。
態３について、図面を参照しながら説明する。図８は本
発明の実施の形態３における半導体保護装置の断面図で
あり、図９はその等価回路図、図１０はその平面レイア
ウト図である。保護素子としては、図９に示すようにベ
ース・エミッタ間をショートしたＰＮＰトランジスタと
なる。
【００４１】実施の形態１と異なる箇所は、トレンチ溝
４で包囲された低濃度のＮ型エピタキシャル層２内に形
成された高濃度のＰ型拡散層５に、その高濃度のＰ型拡
散層５が存在しない領域（平面形状が中抜きになった状
態）を作り、その領域に低濃度のＮ型エピタキシャル層
２表面から高濃度のＰ型拡散層５の拡散深さよりも浅く
拡散された高濃度のＮ型拡散層１４が存在することであ
る。
４で包囲された低濃度のＮ型エピタキシャル層２内に形
成された高濃度のＰ型拡散層５に、その高濃度のＰ型拡
散層５が存在しない領域（平面形状が中抜きになった状
態）を作り、その領域に低濃度のＮ型エピタキシャル層
２表面から高濃度のＰ型拡散層５の拡散深さよりも浅く
拡散された高濃度のＮ型拡散層１４が存在することであ
る。
【００４２】中抜きされた高濃度のＰ型拡散層５をエミ
ッタ層とし、Ｐ型のサブストレート１をコレクタ層と
し、深い高濃度のＰ型拡散層３をコレクタコンタクト層
とし、低濃度のＮ型エピタキシャル層２をベース層と
し、Ｐ型拡散層５の中抜き部分に浅く形成された高濃度
のＮ型拡散層１４をベースコンタクト層としたＰＮＰト
ランジスタ１５を構成している。エミッタ層５とベース
コンタクト層（Ｎ型拡散層１４）は同一電極７で接続さ
れ、入力端子１７と内部回路１６に繋がっている。コレ
クタ層（Ｐ型サブストレート１）はＰ型拡散層３及び電
極８を通って接地端子（図ではＧＮＤとしている。）に
繋がっている。
ッタ層とし、Ｐ型のサブストレート１をコレクタ層と
し、深い高濃度のＰ型拡散層３をコレクタコンタクト層
とし、低濃度のＮ型エピタキシャル層２をベース層と
し、Ｐ型拡散層５の中抜き部分に浅く形成された高濃度
のＮ型拡散層１４をベースコンタクト層としたＰＮＰト
ランジスタ１５を構成している。エミッタ層５とベース
コンタクト層（Ｎ型拡散層１４）は同一電極７で接続さ
れ、入力端子１７と内部回路１６に繋がっている。コレ
クタ層（Ｐ型サブストレート１）はＰ型拡散層３及び電
極８を通って接地端子（図ではＧＮＤとしている。）に
繋がっている。
【００４３】以上のように構成された本実施の形態３の
半導体保護装置について、以下その動作を説明する。入
力端子１７に正の過電圧サージが印加された場合、前記
実施の形態１と全く同じ動作をする。すなわち、空乏層
がＰ型サブストレート１とＮ型エピタキシャル層２のＰ
Ｎ接合部に発生する。印加された電圧が上昇し、Ｎ型エ
ピタキシャル層２表面に拡散されたＰ型拡散層５の直下
のＮ型エピタキシャル層２を全て空乏化した時点で、パ
ンチスルー現象が起こり、過電圧サージによる電流がコ
レクタコンタクト層（Ｐ型拡散層３）を通って流すこと
ができ、内部回路１６を過電圧サージから保護すること
ができる。
半導体保護装置について、以下その動作を説明する。入
力端子１７に正の過電圧サージが印加された場合、前記
実施の形態１と全く同じ動作をする。すなわち、空乏層
がＰ型サブストレート１とＮ型エピタキシャル層２のＰ
Ｎ接合部に発生する。印加された電圧が上昇し、Ｎ型エ
ピタキシャル層２表面に拡散されたＰ型拡散層５の直下
のＮ型エピタキシャル層２を全て空乏化した時点で、パ
ンチスルー現象が起こり、過電圧サージによる電流がコ
レクタコンタクト層（Ｐ型拡散層３）を通って流すこと
ができ、内部回路１６を過電圧サージから保護すること
ができる。
【００４４】この時、Ｎ型拡散層１４の拡散深さがＰ型
拡散層５よりも浅いため、Ｐ型のサブストレート１から
延びてきた空乏層はＮ型拡散層１４にはぶつからず、電
界が上がることは無い。また上記ＰＮ接合部では、低濃
度のＮ型エピタキシャル層２の濃度を適切に設定するこ
とにより、アバランシェ降伏が発生せず、かつ内部回路
１６から要求される耐圧よりも高い最適な電圧値でパン
チスルー現象を発生させることが容易な構造となってい
る。ここではアバランシェ降伏が発生していないため、
電界はさほど高くなく、素子の破壊は発生しにくい。ま
た、平面レイアウト的にも前記実施の形態１と全く同一
となる。ただし、エミッタ層（Ｐ型拡散層５）の面積が
実施の形態１よりも小さくなるため、電流能力はその面
積分のみ不利となる。
拡散層５よりも浅いため、Ｐ型のサブストレート１から
延びてきた空乏層はＮ型拡散層１４にはぶつからず、電
界が上がることは無い。また上記ＰＮ接合部では、低濃
度のＮ型エピタキシャル層２の濃度を適切に設定するこ
とにより、アバランシェ降伏が発生せず、かつ内部回路
１６から要求される耐圧よりも高い最適な電圧値でパン
チスルー現象を発生させることが容易な構造となってい
る。ここではアバランシェ降伏が発生していないため、
電界はさほど高くなく、素子の破壊は発生しにくい。ま
た、平面レイアウト的にも前記実施の形態１と全く同一
となる。ただし、エミッタ層（Ｐ型拡散層５）の面積が
実施の形態１よりも小さくなるため、電流能力はその面
積分のみ不利となる。
【００４５】次に、負の過電圧サージが印加された場
合、コレクタ層となるＰ型のサブストレート１と、ベー
ス層となるＮ型エピタキシャル層２とで構成されたＰＮ
接合ダイオードが導通し、過電圧サージによる電流がコ
レクタコンタクト層３からベースコンタクト層（Ｎ型拡
散層１４）を通って流すことができ、内部回路１６を過
電圧サージから保護することができる。この時は通常の
ダイオードが導通するので、電界は高くなく、サージ電
流を流すことができ、素子の破壊は発生しない。また、
平面レイアウト上は正の過電圧サージ印加時と全く同様
である。
合、コレクタ層となるＰ型のサブストレート１と、ベー
ス層となるＮ型エピタキシャル層２とで構成されたＰＮ
接合ダイオードが導通し、過電圧サージによる電流がコ
レクタコンタクト層３からベースコンタクト層（Ｎ型拡
散層１４）を通って流すことができ、内部回路１６を過
電圧サージから保護することができる。この時は通常の
ダイオードが導通するので、電界は高くなく、サージ電
流を流すことができ、素子の破壊は発生しない。また、
平面レイアウト上は正の過電圧サージ印加時と全く同様
である。
【００４６】従って、本実施の形態３の保護素子は、
正，負の過電圧サージに対して破壊されにくく、保護素
子面積も小さくできる構造となっている。
正，負の過電圧サージに対して破壊されにくく、保護素
子面積も小さくできる構造となっている。
【００４７】なお、低濃度のＮ型エピタキシャル層２
は、Ｐ型のサブストレート１にまで到達するＮ型の拡散
層であっても同様の効果が得られるのは前記実施の形態
１と同様である。
は、Ｐ型のサブストレート１にまで到達するＮ型の拡散
層であっても同様の効果が得られるのは前記実施の形態
１と同様である。
【００４８】さらに、図４，図５，図６，図７に示した
ように、Ｐ型拡散層５の直下のＰ型サブストレート１上
にＰ型埋込層を設けたり、Ｐ型拡散層５とＰ型サブスト
レート１との間にＮ型拡散層（または埋込層）を設けた
り、あるいはその両方を設けてもよいことはいうまでも
ない。
ように、Ｐ型拡散層５の直下のＰ型サブストレート１上
にＰ型埋込層を設けたり、Ｐ型拡散層５とＰ型サブスト
レート１との間にＮ型拡散層（または埋込層）を設けた
り、あるいはその両方を設けてもよいことはいうまでも
ない。
【００４９】（実施の形態４）次に、本発明の実施の形
態４について、図面を参照しながら説明する。図１１
は、本発明の実施の形態４における半導体保護装置の断
面図であり、図１２はその等価回路図、図１３は平面レ
イアウト図である。保護素子の等価回路としては図１２
に示すようにベースオープンのＮＰＮトランジスタとな
る。
態４について、図面を参照しながら説明する。図１１
は、本発明の実施の形態４における半導体保護装置の断
面図であり、図１２はその等価回路図、図１３は平面レ
イアウト図である。保護素子の等価回路としては図１２
に示すようにベースオープンのＮＰＮトランジスタとな
る。
【００５０】２１はＰ型のサブストレート、２２はサブ
ストレート２１とＰ型エピタキシャル層２３との界面に
形成された高濃度のＮ型埋込層、２３は低濃度のＰ型エ
ピタキシャル層、２４はＰ型エピタキシャル層２３の表
面からＰ型エピタキシャル層２３より深く形成されたト
レンチ溝、２５はＰ型エピタキシャル層２３表面からＮ
型埋込層２２まで到達するように深く拡散された高濃度
のＮ型拡散層、２６はＰ型エピタキシャル層２３表面か
ら浅く拡散された高濃度のＮ型拡散層、２７はフィール
ド酸化膜、２８はＮ型拡散層２６用の電極、２９はＮ型
拡散層２５用の電極である。
ストレート２１とＰ型エピタキシャル層２３との界面に
形成された高濃度のＮ型埋込層、２３は低濃度のＰ型エ
ピタキシャル層、２４はＰ型エピタキシャル層２３の表
面からＰ型エピタキシャル層２３より深く形成されたト
レンチ溝、２５はＰ型エピタキシャル層２３表面からＮ
型埋込層２２まで到達するように深く拡散された高濃度
のＮ型拡散層、２６はＰ型エピタキシャル層２３表面か
ら浅く拡散された高濃度のＮ型拡散層、２７はフィール
ド酸化膜、２８はＮ型拡散層２６用の電極、２９はＮ型
拡散層２５用の電極である。
【００５１】そして、Ｎ型拡散層２６をエミッタ層と
し、Ｎ型埋込層２２をコレクタ層とし、深いＮ型拡散層
２５をコレクタコンタクト層とし、Ｐ型エピタキシャル
層２３をベース層としたＮＰＮトランジスタ３０を構成
している。エミッタ用の電極２８は入力端子１７と内部
回路１６に繋がっており、コレクタ層２２は高濃度のＮ
型拡散層２５および電極２９を通って接地端子（図では
ＧＮＤとしている。）に繋がっている。
し、Ｎ型埋込層２２をコレクタ層とし、深いＮ型拡散層
２５をコレクタコンタクト層とし、Ｐ型エピタキシャル
層２３をベース層としたＮＰＮトランジスタ３０を構成
している。エミッタ用の電極２８は入力端子１７と内部
回路１６に繋がっており、コレクタ層２２は高濃度のＮ
型拡散層２５および電極２９を通って接地端子（図では
ＧＮＤとしている。）に繋がっている。
【００５２】以上のように構成された実施の形態４の半
導体保護装置について、以下その動作を説明する。入力
端子１７に正の過電圧サージが印加された場合、空乏層
がエピタキシャル表面から拡散された高濃度のＮ型拡散
層２６と低濃度のＰ型エピタキシャル層２３のＰＮ接合
部に発生する。印加された電圧が上昇し、エピタキシャ
ル表面から拡散された高濃度のＮ型拡散層２６直下の低
濃度のＰ型エピタキシャル層２３を全て空乏化した時点
で、パンチスルー現象が起こり、過電圧サージによる電
流がコレクタ層（Ｎ型埋込層２２）、コレクタコンタク
ト層（Ｎ型拡散層２５）を通って流れ、内部回路１６を
保護する。
導体保護装置について、以下その動作を説明する。入力
端子１７に正の過電圧サージが印加された場合、空乏層
がエピタキシャル表面から拡散された高濃度のＮ型拡散
層２６と低濃度のＰ型エピタキシャル層２３のＰＮ接合
部に発生する。印加された電圧が上昇し、エピタキシャ
ル表面から拡散された高濃度のＮ型拡散層２６直下の低
濃度のＰ型エピタキシャル層２３を全て空乏化した時点
で、パンチスルー現象が起こり、過電圧サージによる電
流がコレクタ層（Ｎ型埋込層２２）、コレクタコンタク
ト層（Ｎ型拡散層２５）を通って流れ、内部回路１６を
保護する。
【００５３】この時、上記ＰＮ接合部では、Ｐ型エピタ
キシャル層２３の濃度を適切に設定することにより、ア
バランシェ降伏が発生せず、かつ内部回路１６から要求
される耐圧よりも高い最適な電圧値でパンチスルー現象
を容易に発生させる構造を形成することができる。ここ
ではアバランシェ降伏が発生していないため、電界はさ
ほど高くなく、素子の破壊は発生しにくい。
キシャル層２３の濃度を適切に設定することにより、ア
バランシェ降伏が発生せず、かつ内部回路１６から要求
される耐圧よりも高い最適な電圧値でパンチスルー現象
を容易に発生させる構造を形成することができる。ここ
ではアバランシェ降伏が発生していないため、電界はさ
ほど高くなく、素子の破壊は発生しにくい。
【００５４】また、平面レイアウト的には、前記実施の
形態１と全く同様に、エミッタ用の電極２８とコレクタ
用の電極２９のコンタクト間距離ｂは近いが、間にある
トレンチ溝には電流が流れないためサージ電流はＰ型エ
ピタキシャル層２３内部を縦に流れ、表面のコンタクト
間距離ｂは近くても電流の流れる実質の距離はトレンチ
溝深さの２倍以上あり、破壊は起こりにくい。そのた
め、コンタクト間距離を近くすることができ、保護素子
の面積を小さくすることが可能となる。
形態１と全く同様に、エミッタ用の電極２８とコレクタ
用の電極２９のコンタクト間距離ｂは近いが、間にある
トレンチ溝には電流が流れないためサージ電流はＰ型エ
ピタキシャル層２３内部を縦に流れ、表面のコンタクト
間距離ｂは近くても電流の流れる実質の距離はトレンチ
溝深さの２倍以上あり、破壊は起こりにくい。そのた
め、コンタクト間距離を近くすることができ、保護素子
の面積を小さくすることが可能となる。
【００５５】また、高濃度のＮ型拡散層２６はトレンチ
溝２４とオーバーラップするように形成する点では、実
施の形態１と同様である。従って、高濃度のＮ型拡散層
２６における平面方向の端部で湾曲部を生じないため、
湾曲部で生じる電界集中に起因した耐圧低下を防止する
一方、全てのサージ電流がエピタキシャル内部を垂直
に、かつ均一に流れる。従って、本発明の実施の形態４
の保護素子も破壊されにくい構造となっている。
溝２４とオーバーラップするように形成する点では、実
施の形態１と同様である。従って、高濃度のＮ型拡散層
２６における平面方向の端部で湾曲部を生じないため、
湾曲部で生じる電界集中に起因した耐圧低下を防止する
一方、全てのサージ電流がエピタキシャル内部を垂直
に、かつ均一に流れる。従って、本発明の実施の形態４
の保護素子も破壊されにくい構造となっている。
【００５６】次に、負の過電圧サージが印加された場
合、空乏層が上記高濃度のＮ型埋込層２２と低濃度のＰ
型エピタキシャル層２３のＰＮ接合部に発生する。印加
された電圧が上昇し、エピタキシャル表面から拡散され
た高濃度のＮ型拡散層２６の直下の低濃度Ｐ型エピタキ
シャル層２３を全て空乏化した時点で、パンチスルー現
象が起こり、過電圧サージによる電流がコレクタ層（Ｎ
型埋込層２２）、コレクタコンタクト層（Ｎ型拡散層２
５）を通って流れ、内部回路１６を保護する。
合、空乏層が上記高濃度のＮ型埋込層２２と低濃度のＰ
型エピタキシャル層２３のＰＮ接合部に発生する。印加
された電圧が上昇し、エピタキシャル表面から拡散され
た高濃度のＮ型拡散層２６の直下の低濃度Ｐ型エピタキ
シャル層２３を全て空乏化した時点で、パンチスルー現
象が起こり、過電圧サージによる電流がコレクタ層（Ｎ
型埋込層２２）、コレクタコンタクト層（Ｎ型拡散層２
５）を通って流れ、内部回路１６を保護する。
【００５７】この時、正の過電圧サージ印加時と同様、
低濃度のＰ型エピタキシャル層２３の濃度を適切に設定
することにより、アバランシェ降伏が発生せず、かつ内
部回路１６から要求される耐圧よりも高い最適な電圧値
でパンチスルー現象を発生させることが容易である。こ
こでは正の過電圧サージ印加時と同様、電界はさほど高
くない時点でサージ電流を流すことができ、素子の破壊
は発生しにくい。また、Ｎ型エピタキシャル層２内部を
垂直にかつ均一に流れるのは正の過電圧サージ印加時と
全く同様である。従って、本実施の形態４の保護素子も
正、負の過電圧サージに対して破壊されにくく、素子面
積も小さくできる。
低濃度のＰ型エピタキシャル層２３の濃度を適切に設定
することにより、アバランシェ降伏が発生せず、かつ内
部回路１６から要求される耐圧よりも高い最適な電圧値
でパンチスルー現象を発生させることが容易である。こ
こでは正の過電圧サージ印加時と同様、電界はさほど高
くない時点でサージ電流を流すことができ、素子の破壊
は発生しにくい。また、Ｎ型エピタキシャル層２内部を
垂直にかつ均一に流れるのは正の過電圧サージ印加時と
全く同様である。従って、本実施の形態４の保護素子も
正、負の過電圧サージに対して破壊されにくく、素子面
積も小さくできる。
【００５８】なお、低濃度のＰ型エピタキシャル層２３
は、上記高濃度のＮ型埋込層２２に到達するＰ型の拡散
層であっても同様の効果が得られる。
は、上記高濃度のＮ型埋込層２２に到達するＰ型の拡散
層であっても同様の効果が得られる。
【００５９】（実施の形態５）次に、本発明の実施の形
態５について、図面を参照しながら説明する。図１４
は、本発明の実施の形態５における半導体保護装置の断
面図である。等価回路は実施の形態４と全く同じ図１２
となる。すなわち保護素子としては図１２に示すように
ベースオープンのＮＰＮトランジスタとなる。
態５について、図面を参照しながら説明する。図１４
は、本発明の実施の形態５における半導体保護装置の断
面図である。等価回路は実施の形態４と全く同じ図１２
となる。すなわち保護素子としては図１２に示すように
ベースオープンのＮＰＮトランジスタとなる。
【００６０】実施の形態４と異なる箇所は、エピタキシ
ャル表面から浅く拡散された高濃度のＮ型拡散層２６の
直下にエピタキシャル表面から拡散された深い高濃度の
Ｐ型拡散層３１が存在することである。高濃度のＮ型拡
散層２６をエミッタ層とし、高濃度のＮ型埋込層２２を
コレクタ層とし、高濃度のＮ型拡散層２５をコレクタコ
ンタクト層とし、Ｐ型エピタキシャル層２３及びＰ型拡
散層３１をベース層としたＮＰＮトランジスタ３０を構
成している。エミッタ用の電極２８は入力端子１７と内
部回路１６に繋がっており、コレクタ層２２はＮ型拡散
層２５及び電極２９を通って接地端子（図ではＧＮＤと
している。）に繋がっている。
ャル表面から浅く拡散された高濃度のＮ型拡散層２６の
直下にエピタキシャル表面から拡散された深い高濃度の
Ｐ型拡散層３１が存在することである。高濃度のＮ型拡
散層２６をエミッタ層とし、高濃度のＮ型埋込層２２を
コレクタ層とし、高濃度のＮ型拡散層２５をコレクタコ
ンタクト層とし、Ｐ型エピタキシャル層２３及びＰ型拡
散層３１をベース層としたＮＰＮトランジスタ３０を構
成している。エミッタ用の電極２８は入力端子１７と内
部回路１６に繋がっており、コレクタ層２２はＮ型拡散
層２５及び電極２９を通って接地端子（図ではＧＮＤと
している。）に繋がっている。
【００６１】以上のように構成された本実施の形態５の
半導体保護装置は、実施の形態４と同様の動作となる
が、新たに挿入された高濃度のＰ型拡散層３１が存在す
るために、Ｐ型エピタキシャル層２３の濃度にはさほど
影響されず、パンチスルー現象が発生する電圧を新たに
挿入した高濃度のＰ型拡散層３１によって調節すること
が可能となる。この点が実施の形態４とは違う点であ
る。
半導体保護装置は、実施の形態４と同様の動作となる
が、新たに挿入された高濃度のＰ型拡散層３１が存在す
るために、Ｐ型エピタキシャル層２３の濃度にはさほど
影響されず、パンチスルー現象が発生する電圧を新たに
挿入した高濃度のＰ型拡散層３１によって調節すること
が可能となる。この点が実施の形態４とは違う点であ
る。
【００６２】なお、上記エピタキシャル表面から拡散さ
れた深い高濃度のＰ型拡散層３１は高エネルギー注入な
どを用いてエピタキシャル表面から拡散された高濃度の
Ｎ型拡散層２６の直下に形成しても良い。
れた深い高濃度のＰ型拡散層３１は高エネルギー注入な
どを用いてエピタキシャル表面から拡散された高濃度の
Ｎ型拡散層２６の直下に形成しても良い。
【００６３】また、図１５は、実施の形態５の変形例を
示したものであり、Ｐ型エピタキシャル層２３表面に拡
散された高濃度のＮ型拡散層２６から離間するように、
Ｐ型エピタキシャル層２３表面から深い位置に、高エネ
ルギー注入などを用いて高濃度のＰ型埋込層３２を形成
した構造であり、このような構成でも同様の効果が得ら
れることは明らかである。
示したものであり、Ｐ型エピタキシャル層２３表面に拡
散された高濃度のＮ型拡散層２６から離間するように、
Ｐ型エピタキシャル層２３表面から深い位置に、高エネ
ルギー注入などを用いて高濃度のＰ型埋込層３２を形成
した構造であり、このような構成でも同様の効果が得ら
れることは明らかである。
【００６４】以上のように、本実施の形態５及びその変
形例の構成によれば、本発明の実施の形態４の保護素子
と同様、正、負の過電圧サージに対して破壊されにく
く、素子面積も小さくできる構造となっており、さらに
保護が作用するブレーク電圧の設定自由度が高いという
特徴をもっている。
形例の構成によれば、本発明の実施の形態４の保護素子
と同様、正、負の過電圧サージに対して破壊されにく
く、素子面積も小さくできる構造となっており、さらに
保護が作用するブレーク電圧の設定自由度が高いという
特徴をもっている。
【００６５】
【発明の効果】以上説明したように、本発明によれば、
過電圧サージによる電流を、電界の高くない状態すなわ
ちパンチスルー現象を使って保護素子内に集中すること
なく均一に流すことができ、また過電圧サージによる電
流が保護素子内を縦に流れるため、平面レイアウト上保
護素子の占める面積を小さくすることができる。
過電圧サージによる電流を、電界の高くない状態すなわ
ちパンチスルー現象を使って保護素子内に集中すること
なく均一に流すことができ、また過電圧サージによる電
流が保護素子内を縦に流れるため、平面レイアウト上保
護素子の占める面積を小さくすることができる。
【００６６】この構成により、過電圧サージによる電流
を効果的に流すことができ、保護素子の破壊や内部回路
の破壊を防ぐことができる。また保護素子の占有面積も
小さくできる優れた半導体保護素子を提供することがで
きる。
を効果的に流すことができ、保護素子の破壊や内部回路
の破壊を防ぐことができる。また保護素子の占有面積も
小さくできる優れた半導体保護素子を提供することがで
きる。
【図１】本発明の実施の形態１における半導体保護装置
の断面図
の断面図
【図２】本発明の実施の形態１及びその変形例、実施の
形態２及びその変形例における半導体保護装置の等価回
路図
形態２及びその変形例における半導体保護装置の等価回
路図
【図３】本発明の実施の形態１及びその変形例、実施の
形態２及びその変形例における半導体保護装置の平面レ
イアウト図
形態２及びその変形例における半導体保護装置の平面レ
イアウト図
【図４】本発明の実施の形態１の変形例における半導体
保護装置の断面図
保護装置の断面図
【図５】本発明の実施の形態２における半導体保護装置
の断面図
の断面図
【図６】本発明の実施の形態２の変形例１における半導
体保護装置の断面図
体保護装置の断面図
【図７】本発明の実施の形態２の変形例２における半導
体保護装置の断面図
体保護装置の断面図
【図８】本発明の実施の形態３における半導体保護装置
の断面図
の断面図
【図９】本発明の実施の形態３における半導体保護装置
の等価回路図
の等価回路図
【図１０】本発明の実施の形態３における半導体保護装
置の平面レイアウト図
置の平面レイアウト図
【図１１】本発明の実施の形態４における半導体保護装
置の断面図
置の断面図
【図１２】本発明の実施の形態４及び実施の形態５なら
びにその変形例における半導体保護装置の等価回路図
びにその変形例における半導体保護装置の等価回路図
【図１３】本発明の実施の形態４及び実施の形態５なら
びにその変形例における半導体保護装置の平面レイアウ
ト図
びにその変形例における半導体保護装置の平面レイアウ
ト図
【図１４】本発明の実施の形態５における半導体保護装
置の断面図
置の断面図
【図１５】本発明の実施の形態５の変形例における半導
体保護装置の断面図
体保護装置の断面図
【図１６】従来技術１における半導体保護装置の断面図
【図１７】従来技術１における半導体保護装置の等価回
路図
路図
【図１８】従来技術１における半導体保護装置の平面レ
イアウト図
イアウト図
【図１９】従来技術２における半導体保護装置の断面図
【図２０】従来技術２における半導体保護装置の等価回
路図
路図
【図２１】従来技術２における半導体保護装置の平面レ
イアウト図
イアウト図
１，２１ Ｐ型サブストレート（コレクタ層）
２ 低濃度のＮ型エピタキシャル層（ベース層）
３ 高濃度のＰ型拡散層（コレクタコンタクト層）
４，２４ トレンチ溝
５ 高濃度のＰ型拡散層（エミッタ層）
６ フィールド酸化膜
７ Ｐ型拡散層５用の電極
８ Ｐ型拡散層３用の電極
９ ＰＮＰトランジスタ
１０ サブストレート１上に形成された高濃度のＰ型埋
込層 １１ エピタキシャル層２表面から深く拡散された高濃
度のＮ型拡散層 １２ エピタキシャル層２表面から深い位置に形成され
た高濃度のＮ型埋込層 １３ サブストレート１とＮ型エピタキシャル層２との
界面に形成された高濃度のＮ型埋込層 １４ 高濃度のＮ型拡散層（ベースコンタクト層） １６ 内部回路 １７ 入力端子 ２２ Ｎ型埋込層（コレクタ層） ２３ Ｐ型エピタキシャル層（ベース層） ２５ Ｎ型拡散層（コレクタコンタクト層） ２６ Ｎ型拡散層（エミッタ層）
込層 １１ エピタキシャル層２表面から深く拡散された高濃
度のＮ型拡散層 １２ エピタキシャル層２表面から深い位置に形成され
た高濃度のＮ型埋込層 １３ サブストレート１とＮ型エピタキシャル層２との
界面に形成された高濃度のＮ型埋込層 １４ 高濃度のＮ型拡散層（ベースコンタクト層） １６ 内部回路 １７ 入力端子 ２２ Ｎ型埋込層（コレクタ層） ２３ Ｐ型エピタキシャル層（ベース層） ２５ Ｎ型拡散層（コレクタコンタクト層） ２６ Ｎ型拡散層（エミッタ層）
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F003 AP06 BA25 BA27 BC08 BC90
BF03 BJ12 BJ20 BJ90 BN01
5F038 AV05 BH06 BH13 EZ20
5F082 AA31 BA03 BA21 BA31 BA41
BA47 BC01 BC11 BC15 FA16
GA02 GA04
Claims (18)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層表面から前記半導体基板まで到達
する第１導電型の拡散層と、前記エピタキシャル層の表
面から前記エピタキシャル層中に拡散された第１導電型
の拡散層とを備え、前記半導体基板まで到達する前記第
１導電型の拡散層の電極は内部回路に与えられる低電位
電圧部に接続され、前記エピタキシャル層の表面から前
記エピタキシャル層中に拡散された前記第１導電型の拡
散層の電極は入力端子と前記内部回路に接続され、前記
エピタキシャル層の表面から前記エピタキシャル層中に
拡散された前記第１導電型の拡散層のＰＮ接合端部が、
前記エピタキシャル層の表面から前記半導体基板まで到
達するトレンチ溝に囲まれた領域内に配置されているこ
とを特徴とする半導体保護装置。 - 【請求項２】 エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層の直下で
あって、トレンチ溝に囲まれた領域内の半導体基板上
に、ＰＮ接合端部を有する第１導電型の埋込拡散層を備
えたことを特徴とする請求項１記載の半導体保護装置。 - 【請求項３】 エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層の直下で
あって、トレンチ溝に囲まれた領域内の前記エピタキシ
ャル層内に、前記第１導電型の拡散層に接して、ＰＮ接
合端部を有する第２導電型の拡散層を備えたことを特徴
とする請求項１記載の半導体保護装置。 - 【請求項４】 エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層の直下で
あって、トレンチ溝に囲まれた領域内の前記エピタキシ
ャル層内に、前記第１導電型の拡散層から離れた深さに
ＰＮ接合端部を有する第２導電型の埋込層を備えたこと
を特徴とする請求項１記載の半導体保護装置。 - 【請求項５】 エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層の直下で
あって、トレンチ溝に囲まれた領域内の前記半導体基板
上に、ＰＮ接合端部を有する第２導電型の埋込層を備え
たことを特徴とする請求項１記載の半導体保護装置。 - 【請求項６】 エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層の直下で
あって、トレンチ溝に囲まれた領域内の半導体基板上に
ＰＮ接合端部を有する第１導電型の埋込拡散層と、前記
エピタキシャル層内に、前記第１導電型の拡散層に接し
てＰＮ接合端部を有する第２導電型の拡散層を備えたこ
とを特徴とする請求項１記載の半導体保護装置。 - 【請求項７】 エピタキシャル層の表面から前記エピタ
キシャル層中に拡散された第１導電型の拡散層の直下で
あって、トレンチ溝に囲まれた領域内の半導体基板上に
ＰＮ接合端部を有する第１導電型の埋込拡散層と、前記
エピタキシャル層内の前記第１導電型の拡散層から離れ
た深さの領域にＰＮ接合端部を有する第２導電型の拡散
層を備えたことを特徴とする請求項１記載の半導体保護
装置。 - 【請求項８】 半導体基板上に形成された第２導電型の
エピタキシャル層が、前記半導体基板上に形成された第
２導電型の拡散層であることを特徴とする請求項１から
請求項７のいずれか１項に記載の半導体保護装置。 - 【請求項９】 第１導電型の半導体基板と、前記半導体
基板上に形成された第２導電型のエピタキシャル層と、
前記エピタキシャル層表面から前記半導体基板まで到達
する第１導電型の拡散層と、前記エピタキシャル層の表
面から前記エピタキシャル層中に拡散された第１導電型
の拡散層と、前記第１導電型の拡散層の少なくとも一部
に、前記エピタキシャル層の表面から前記エピタキシャ
ル層中に拡散され前記第１導電型の拡散層よりも拡散深
さが浅い第２導電型の拡散層を備え、前記半導体基板ま
で到達する前記第１導電型の拡散層の電極は内部回路に
与えられる低電位電圧部に接続され、前記エピタキシャ
ル層の表面から前記エピタキシャル層中に拡散された前
記第１導電型の拡散層と前記第２導電型の拡散層の各電
極は共に入力端子と前記内部回路に接続され、前記エピ
タキシャル層の表面から前記エピタキシャル層中に拡散
された前記第１導電型の拡散層のＰＮ接合端部が、前記
エピタキシャル層の表面から前記半導体基板まで到達す
るトレンチ溝に囲まれた領域内に配置されていることを
特徴とする半導体保護装置。 - 【請求項１０】 エピタキシャル層の表面から前記エピ
タキシャル層中に拡散された第１導電型の拡散層及び前
記第１導電型の拡散層よりも拡散深さが浅い第２導電型
の拡散層の直下であって、トレンチ溝に囲まれた領域内
の半導体基板上に、ＰＮ接合端部を有する第１導電型の
埋込拡散層を備えたことを特徴とする請求項９記載の半
導体保護装置。 - 【請求項１１】 エピタキシャル層の表面から前記エピ
タキシャル層中に拡散された第１導電型の拡散層及び前
記第１導電型の拡散層よりも拡散深さが浅い第２導電型
の拡散層の直下であって、トレンチ溝に囲まれた領域内
の前記エピタキシャル層内に、前記第１導電型の拡散層
及び前記第１導電型の拡散層よりも拡散深さが浅い第２
導電型の拡散層に接して、ＰＮ接合端部を有する第２導
電型の拡散層を備えたことを特徴とする請求項９記載の
半導体保護装置。 - 【請求項１２】 エピタキシャル層の表面から前記エピ
タキシャル層中に拡散された第１導電型の拡散層及び前
記第１導電型の拡散層よりも拡散深さが浅い第２導電型
の拡散層の直下であって、トレンチ溝に囲まれた領域内
の前記エピタキシャル層内に、前記第１導電型の拡散層
及び前記第１導電型の拡散層よりも拡散深さが浅い第２
導電型の拡散層から離れた深さに、ＰＮ接合端部を有す
る第２導電型の埋込層を備えたことを特徴とする請求項
９記載の半導体保護装置。 - 【請求項１３】 エピタキシャル層の表面から前記エピ
タキシャル層中に拡散された第１導電型の拡散層及び前
記第１導電型の拡散層よりも拡散深さが浅い第２導電型
の拡散層の直下であって、トレンチ溝に囲まれた領域内
の半導体基板上にＰＮ接合端部を有する第１導電型の埋
込拡散層と、前記エピタキシャル層内に、前記第１導電
型の拡散層及び前記第１導電型の拡散層よりも拡散深さ
が浅い第２導電型の拡散層に接して、ＰＮ接合端部を有
する第２導電型の拡散層を備えたことを特徴とする請求
項９記載の半導体保護装置。 - 【請求項１４】 エピタキシャル層の表面から前記エピ
タキシャル層中に拡散された第１導電型の拡散層及び前
記第１導電型の拡散層よりも拡散深さが浅い第２導電型
の拡散層の直下であって、トレンチ溝に囲まれた領域内
の半導体基板上にＰＮ接合端部を有する第１導電型の埋
込拡散層と、前記エピタキシャル層内の前記第１導電型
の拡散層及び前記第１導電型の拡散層よりも拡散深さが
浅い第２導電型の拡散層から離れた深さの領域にＰＮ接
合端部を有する第２導電型の拡散層を備えたことを特徴
とする請求項９記載の半導体保護装置。 - 【請求項１５】 半導体基板上に形成された第２導電型
のエピタキシャル層が、前記半導体基板上に形成された
第２導電型の拡散層であることを特徴とする請求項９か
ら請求項１４のいずれか１項に記載の半導体保護装置。 - 【請求項１６】 第１導電型の半導体基板と、前記半導
体基板上の少なくとも一部に形成された第２導電型の埋
込層と、少なくとも前記第２導電型の埋込層の上に形成
された第１導電型のエピタキシャル層と、前記エピタキ
シャル層表面から前記第２導電型の埋込層まで到達する
第２導電型の拡散層と、前記エピタキシャル層の表面か
ら前記エピタキシャル層中に拡散された第２導電型の拡
散層とを備え、前記第２導電型の埋込層まで到達する前
記第２導電型の拡散層の電極は内部回路に与えられる低
電位電圧部に接続され、前記エピタキシャル層の表面か
ら拡散された第２導電型の拡散層の電極は入力端子と前
記内部回路に接続され、前記エピタキシャル層の表面か
ら拡散された前記第２導電型の拡散層のＰＮ接合端部
が、前記エピタキシャル層の表面から前記第２導電型の
埋込層まで到達するトレンチ溝に囲まれた領域内に配置
されていることを特徴とする半導体保護装置。 - 【請求項１７】 エピタキシャル層の表面から拡散され
た第２導電型の拡散層の直下であって、トレンチ溝に囲
まれた領域内の前記エピタキシャル層内に、前記第２導
電型の拡散層に接して、ＰＮ接合端部を有する第１導電
型の拡散層を備えたことを特徴とする請求項１６記載の
半導体保護装置。 - 【請求項１８】 エピタキシャル層の表面から拡散され
た第２導電型の拡散層の直下であって、トレンチ溝に囲
まれた領域内の前記エピタキシャル層内に、前記第２導
電型の拡散層から離れた深さにＰＮ接合端部を有する第
１導電型の拡散層を備えたことを特徴とする請求項１６
記載の半導体保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002082868A JP3902040B2 (ja) | 2002-03-25 | 2002-03-25 | 半導体保護装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002082868A JP3902040B2 (ja) | 2002-03-25 | 2002-03-25 | 半導体保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282715A true JP2003282715A (ja) | 2003-10-03 |
| JP3902040B2 JP3902040B2 (ja) | 2007-04-04 |
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ID=29230890
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|---|---|---|---|
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|---|---|
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Cited By (11)
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|---|---|---|---|---|
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|---|---|
| JP3902040B2 (ja) | 2007-04-04 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent (=grant) or registration of utility model |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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