JP2016164989A - 分離されたcmosおよびバイポーラトランジスタ、それらのための分離構造、ならびにその作製方法 - Google Patents
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Abstract
【解決手段】半導体基板に形成された分離されたトランジスタは、埋没したフロア分離領域と、基板の表面からフロア分離領域まで下向きに延びる充填されたトレンチとを含む。フロア分離領域および充填されたトレンチはともに、基板の分離されたポケットを形成する。代替的な実施例では、ドーピングされた側壁領域が、トレンチの底部からフロア分離領域まで下向きに延びている。基板はエピタキシャル層を含んでおらず、それによって、その作製に関連する多くの問題が克服される。
【選択図】図1−1
Description
本願は、2007年8月8日に出願された出願番号11/890,993の一部継続出願である。出願番号11/890,993は、2006年5月31日に出願された出願番号11/444,102の継続出願であり、以下の出願の一部継続出願である。以下の出願とは、(a)2002年8月14日に出願された出願番号10/218,668、現在の米国特許第6,900,091号の分割出願である、2004年8月14日に出願された出願番号10/918,316、および、(b)2002年8月14日に出願された出願番号10/218,678、現在の米国特許第6,943,426号の分割出願である、2005年8月15日に出願された出願番号11/204,215である。上記の出願および特許の各々は、全文が引用によって本明細書に援用される。
半導体集積回路(integrated circuit)(IC)チップの作製の際に、異なるデバイスを半導体基板から電気的に分離すること、および、異なるデバイスを互いに電気的に分離することがしばしば必要である。デバイスを横方向に分離する1つの方法は周知のシリコンの局所酸化(Local Oxidation Of Silicon)(LOCOS)プロセスであり、このプロセスでは、チップの表面が窒化シリコンなどの比較的硬質の材料でマスキングされ、厚い酸化物層がマスクの開口において熱的に成長する。別の方法は、シリコンにトレンチをエッチングし、次いで、酸化シリコンなどの誘電性材料でトレンチを充填するというものであり、これはトレンチアイソレーションとしても知られている。LOCOSもトレンチアイソレーションもデバイス間の不要な表面導通を防ぐことができるが、完全な電気的分離を容易にすることはない。
タを含む特定のタイプのトランジスタを集積するために必要である。完全な分離は、CMOS制御回路が動作中に基板電位をはるかに上回る電位に浮動することができるようにするためにも必要である。完全な分離は、アナログ、パワーおよび混合信号集積回路の作製の際に特に重要である。
ど理想的ではないが、歴史的に見て、製造コストと分離性能との最良の妥協点をもたらしてきた。
成長の前に、マスキングし、選択的に導入しなければならない。
この発明の分離されたCMOSトランジスタは、基板の分離されたポケットに形成され、分離されたポケットは、基板とは逆の導電型のフロア分離領域と、基板の表面から少なくともフロア分離領域まで下向きに延びる充填されたトレンチと境を接している。充填されたトレンチは、誘電性材料を備え、誘電性材料で完全に充填されてもよく、または、誘電性材料で裏打ちされた壁を有し、基板の表面からフロア分離領域まで延びる導電性材料を含んでいてもよい。基板はエピタキシャル層を含んでおらず、これは上述の多くの問題を回避する。
の分離されたポケットにおけるCMOS対よりも高い電圧定格を有していてもよい。たとえば、分離されたポケットのうちの1つにおけるMOSFETのゲート酸化物層は、他のポケットのうちの1つにおける第2のMOSFETのゲート酸化物層よりも厚くてもよい。1つのポケットにおけるMOSFETは、他のポケットのうちの1つにおける対応するウェルよりも深いか、または、低い表面ドーピング濃度を有するウェルに形成されてもよい。
1つのプロセスは、第1の導電型の半導体基板の表面の上方に第1のマスク層を形成するステップと、第1のマスク層に第1の開口を形成するために第1のマスク層をパターニングするステップと、フロア分離領域を形成するために第1のマスク層の開口を通して第2の導電型のドーパントを注入するステップとを備え、フロア分離領域は基板の表面の下
方に上部境界を有し、上記プロセスはさらに、第1のマスク層の開口内で基板の表面の上方に第2のマスク層を形成するステップを備え、第2のマスク層の端縁は第1のマスク層の第1の開口の端縁から隔てられて間隙を作り、上記プロセスはさらに、トレンチを形成するために間隙を通して基板をエッチングするステップを備え、トレンチは少なくともフロア分離領域まで下向きに延びており、上記プロセスはさらに、基板の分離されたポケットを形成するために誘電性材料をトレンチに導入するステップを備える。
最初に、この発明に従って作製することができる種々の分離されたCMOSおよびバイポーラトランジスタについて説明する。これに続いて、分離構造を作製するための代替的なプロセスフローについて説明する。
PMOS 100Bの感受性を減少させる。トレンチ134Aは、示されるように誘電性材料で完全に充填される場合もあれば、トレンチ103Aおよび103Bと類似の態様で誘電性材料および導電性材料で充填される場合もある。
はトレンチ103A、103Bおよび134Aよりも浅い再充填されたトレンチ135AによってPMOS 100Aから隔てられるが、これらのより深いトレンチは、同じウェル内でデバイスを横方向に分離するためにも用いられることができるであろう。
有する。第1のゲート酸化物層115Aおよび115Bの厚みxox1は、CMOSデバイ
ス100A、100Bおよび100Cのための最良の全体性能および電圧能力について最適化される。簡略化するためにP−ウェル105にはNMOS 100Cが1つだけ示されているが、実際には、多くのNMOSデバイスが同じP−ウェルを共有することができ、好ましくは、再充填されたトレンチによって互いに横方向に分離されるであろう。
するゲート117Bとを備える。
ウェル205A内で、NMOS 200Bは、N+ソース210BおよびN+ドレイン210Cと、側壁スペーサ219Aと、下にあるLDD213と、任意のシリサイド221を有するポリシリコンゲート220Bとを備え、シリサイド化されたゲート220Bも第1のゲート酸化物層218の上に位置しており、第1のゲート酸化物層218は、PMOS 200AおよびNMOS 200Bの両方のための最良の全体性能および電圧能力について最適化される厚みxox1を有する。ポリシリコンゲート220Aおよび220Bは
両方とも、N型にドーピングされている場合もあれば、代替的に、PMOSポリシリコンゲート220AがP型にドーピングされ、NMOSポリシリコンゲート220BがN型にドーピングされている場合もある。
いて接触し、N型ウェル204AおよびN+接触領域210Aは両方とも、誘電的に充填されたトレンチ203Aおよび203Bによって取囲まれる。
ェル204Bよりも深い。ゲート220A、220B、220Cおよび220Dを形成するために用いられるポリシリコン材料は、NMOSトランジスタ200Bおよび200CならびにPMOSトランジスタ200Aおよび200Dの両方のトランジスタのためにN型ドーピングを有する同じ層を備えている場合もあれば、PMOSトランジスタ200Aおよび200Dのうちの1つまたは両方におけるゲート酸化物層が、P型にドーピングされたポリシリコンを備えている場合もある。1つ以上のトランジスタ200A〜200Dのゲートを形成するために異なるポリシリコン層を用いることも可能である。
W1Bのピークドーピング濃度は、最上部部分PW1のピークドーピング濃度よりも大きくてもよい。P型ウェル305がDNフロア分離領域302上に重ならない場合、介在するP型層(図示せず)が結果として生じることになる。この層は、P型でもあるので、P型ウェル305の電位に対して電気的に短絡する。N型ウェル304およびP型ウェル305は接していてもよいが、好ましい実施例では、トレンチ303Bがそれらのウェルを隔て、それによって、ラッチアップに対するそれらのウェルの感受性を減少させる。
08を持たない状態でフロア分離領域(コレクタ)202Aと接触するようにさらに下向きに延びていてもよい。さらに別の実施例では、このエリアにDNフロア分離領域(コレクタ)202Aの上向きの延長部を設けるために追加の注入が行なわれてもよい。この好ましい実施例では、N型領域208およびDNフロア分離領域202Aはともに、上部部分(N型領域208)がフロア分離領域202Aのより深い部分よりも低いドーピング濃度を有する単調でないドーピングプロファイルを備える。上部部分におけるドーピングが低くなると、デプリーションがベース207において広がることが少なくなり、それによって、NPN 200Aの初期電圧が増大する。一方、深い部分のドーピングが高くなると、コレクタ抵抗が減少し、NPN 200Aの飽和特性が改善される。
互いに分離するために、好ましくは浅いトレンチ212が用いられる。これらのトレンチは好ましくは誘電性材料で充填される一方、トレンチ203Bは好ましくは、DNフロア分離領域202Bとの電気的接触を与える導電性材料242を備える。高濃度にドーピングされたベース、コレクタおよびエミッタ領域を、誘電充填されたトレンチで隔てることによって、デバイスの大きさを小さくすることができ、キャパシタンスを減少させることができ、スイッチング性能を改善することができる。
200Bを共通の基板201において接近させて配置することができる。充填されたトレンチ209は、この例に示されるように誘電性材料で充填されている場合もあれば、トレンチ203Aおよび203Bに示されるように導電性材料も備えている場合もある。トレンチ209の底部に隣接して、埋没した分離領域210も含まれていてもよい。一実施例では、領域210は、基板201のドーピングを局所的に増大させるためにP型であってもよい。別の実施例では、領域210は、基板に存在し得る電子のダミーのコレクタとしての役割を果たすように(一実施例では、DNフロア分離領域202Aおよび202Bと同時に形成された)N型であってもよい。
5Bは、NPN 400Aのベース領域を形成する。ベース領域405Bとの表面接触は、P+領域407Bを介して達成される。NPN 400Aのエミッタは、N+領域406Cと、下にあるNB領域410とから成っている。NB領域410は、CMOSデバイス(たとえば、N+領域406CおよびP型ウェル405B)と共有される素子を用いて可能な性能に優るようにNPN 400Bの性能を改善するように設計される。たとえば、NB領域410の深さおよびドーピングは、電流利得と降伏電圧と初期電圧との優れた組合せを提供することができる。
VCEO、および周波数能力ftおよびfmaxの間の最良の全体的な兼ね合いを達成するよう
にカスタマイズされた専用のベース注入物を加えることによって、性能を向上させることができる。同様に、バイポーラトランジスタのエミッタ領域を形成するために共通の注入された領域が用いられる場合もあれば、ポリシリコンエミッタ形成などの技術を用いて専用のエミッタが形成される場合もある。エミッタにおける少数キャリアの通過時間τeは
、ベースを横断する少数キャリアのように、典型的には10GHzを下回るデバイスの上部動作周波数能力に対してある特定の制約を課す。このエミッタ通過時間の制約は、拡散したエミッタまたは注入されたエミッタの代わりにポリシリコンエミッタを用いて、それに応じてベースの深さを調整することによって、改善することができる。10〜20GHzの間で動作するシリコンバイポーラトランジスタは、SiGeヘテロ接合を必要とすることなく、および、このようなデバイスに関連する製造上の複雑さなしに、このような技術を用いて可能である。
)(MTI)および/またはディープ・トレンチ・アイソレーション(deep trench isolation)(DTI)を組合せる製造プロセスを用いることによって、不要になる。側壁分
離および高エネルギ注入フロア分離のためのSTIの新規の組合せは、長時間の高温拡散または高価なエピタキシャル堆積を必要とすることなく高密度でデバイスを集積して分離するための方法および装置の両方の典型である。
当に高温の処理も行なうことなく、高エネルギでリンを注入することによって形成される。このような深いN型領域は「DN」と呼ばれ、「DN」は、深いN型領域(deep N-type region)の頭字語である。P型基板2の上にエピタキシャル層を成長させないので、DN領域3と従来のエピタキシャルプロセスにおいて高温処理を用いて形成された埋込層との2つの構造の外観は類似しているが、DN領域3は埋込層とは同じではない。
8およびマスク23によって規定される窓30Aおよび30Bを形成するために、マスク層27がエッチングされている。マスク層27のエッチング中、マスク層23の何らかの腐食が生じ得るが、トレンチエッチング中に硬質マスクとしての役割を果たすように十分な厚みのマスク層23が残っている。マスク層27がエッチングされた後、マスク28は好ましくは除去される。
ポケット51Cを選択的にドーピングできるのに十分に厚い。図9Cは、結果として生じるDP領域54が、基板51Aから分離されたP型材料と、分離されたポケット51Cを共有することを示す。トレンチ53の上方に開口55Aの端縁を位置決めすることによって、DP領域54の活性部分がトレンチに対して自己整列する。
6において0.4ミクロンの幅の空間を残すために、0.3ミクロンの厚みを用いることができるであろう。
deposition)(CVD)によって酸化または充填されてもよく、または、好ましい実施
例では、最初に酸化され、次いで、堆積によって充填されてもよい。DNフロア分離注入後にトレンチの酸化が行なわれる場合、酸化の温度を最小限にする、すなわち一般には900℃を下回る温度にすることによって、DN領域の上方への拡散を回避しなければならない。分離構造が完成した後、すなわち側壁およびDN注入後に形成される任意のDP層が示されているが、他の実施例では、トレンチの形成前に、DNの形成前に、または両方の形成前に、任意のDP層を形成することができるであろう。
気的に隔てるのに十分であるが、より深いバイポーラベース注入物の横方向の範囲を制限するほど深くはない。たとえば、NPNバイポーラでは、STIトレンチが次いでN+エミッタとP+ベース接触注入物との間に挿入され得るが、STIトレンチは、N+コレクタ注入物上へのPBベース注入物の横方向の重なりを防ぐのに不十分であり、これは、デバイスのベース・コレクタ降伏定格に影響を及ぼし得る。逆に、STIトレンチの深さが、上述の範囲の上端であって、ベース注入物よりも深くなるように選択される場合、N+エミッタとP+ベース接触部との間にSTIトレンチを挿入できない。これは、STIトレンチがPBベースをそのP+接触部から切離すであろうという理由のためである。
意の深いP型(DP)領域のマスキングおよび注入を示す。好ましい実施例では、DP領域は、上にあるデバイスの表面濃度を実質的に変更しないように十分に深く注入される。たとえば、DP領域のための注入物投与量は、1E12cm-2〜1E14cm-2の範囲であってもよいが、一般には5E11cm-2〜5E13cm-2の範囲であってもよい。
分NW2Aと、埋込部分もしくはより深い部分NW2Bまたはさまざまなエネルギおよび投与量の注入物を備える任意の数の領域とを含んでいてもよい。より深い部分NW2Bも、上部ウェル部分NW2Aよりも高い投与量の注入物で形成されてもよく、上部ウェル部分NW2Aよりも高い濃度を有していてもよい。NW1およびNW2の濃度およびドーピングプロファイルは似ておらず、種々の電圧のデバイスについて最適化されることができる。たとえば、NW1は1.5VのPMOSトランジスタの構築について最適化され得る一方、NW2は12VのPMOSトランジスタの作製について最適化され得る。
させてもよい。次いで、酸化物は、より薄いゲート酸化物が望まれる領域では、概してHF酸でエッチングすることによって、マスキングされ、除去される。エッチングプロセス中に誘電的に充填されたトレンチを覆うことによって、または、エッチング時間を制限することによって、かなりの酸化物を誘電的に充填されたトレンチから除去しないように、エッチング中は注意しなければならない。代替的に、引用によって本明細書に援用される、2005年12月9日に出願された出願番号11/298,075に記載される蓋付きトレンチが、トレンチ酸化物の腐食を軽減するために用いられてもよい。
る新たな厚みxox(thick)に成長する。
てもよい。次いで、ゲートポリシリコンは、低抵抗シリサイドを形成するために、プラチナ、チタンまたはタングステンなどの耐熱金属で覆われてもよい。次いで、ゲートは、マスキングされ、エッチングされてもよい。
されてもよい。上述の好ましい実施例では、NMOSおよびPMOSデバイスの上方に露出したポリシリコンゲート領域をドーピングするためにN+およびP+注入物も用いられ、このようにして、各デバイスのタイプにおいてゲートポリシリコンならびにソースおよびドレイン領域の同じドーピングタイプが提供される。酸化物などのマスキング層も堆積され、マスキングされ、エッチングされてもよく、その結果、自己整列したシリサイドが、次いで、ゲートポリシリコンならびに/またはソースおよびドレイン領域のマスキングされていないエリア上に形成されてもよい。
次いで、銀はんだ隆起部はウェハ上でめっきされ、完成したウェハはダイシングの準備が整った状態になる。
Claims (10)
- 集積回路デバイスのための分離構造を形成するためのプロセスであって、
第1の導電型の半導体基板を設けるステップを備え、前記基板はエピタキシャル層を備えておらず、前記プロセスはさらに、
前記基板の表面の上方に第1のマスク層を形成するステップと、
前記第1のマスク層に開口を形成するために前記第1のマスク層をパターニングするステップと、
フロア分離領域を形成するために前記第1のマスク層の前記開口を通して第2の導電型のドーパントを注入するステップとを備え、前記フロア分離領域は、前記基板の前記表面の下方に上部境界を有し、前記プロセスはさらに、
前記第1のマスク層の前記開口内で前記基板の前記表面の上方に第2のマスク層を形成するステップと、
前記第2のマスク層の上方に第3のマスク層を形成するステップを備え、前記第3のマスク層の端縁は、前記第1のマスク層の前記開口の端縁から隔てられて間隙を作り、前記プロセスはさらに、
トレンチを形成するために前記間隙を通して前記第2のマスク層および前記基板をエッチングするステップを備え、前記トレンチは、少なくとも前記フロア分離領域まで下向きに延びている、プロセス。 - 前記トレンチを完全に充填するように誘電性材料を堆積させることによって前記トレンチを充填するステップをさらに備える、請求項1に記載のプロセス。
- 前記トレンチの側壁をコーティングするように誘電性材料を堆積させ、前記トレンチを完全に充填するように導電性材料を堆積させることによって前記トレンチを充填するステップをさらに備える、請求項1に記載のプロセス。
- 前記第2の導電型のドーパントを注入するステップは、100万電子ボルトから300万電子ボルトを超える範囲のエネルギーで前記第2の導電型のドーパントを注入するステップを含む、請求項1〜請求項3のいずれか1項に記載のプロセス。
- 前記第2の導電型のドーパントを注入するステップは、
1E12cm-2〜1E14cm-2の範囲の投与量で、前記第2の導電型のドーパントを注入するステップを含む、請求項4に記載のプロセス。 - 前記第2の導電型のドーパントを注入するステップは、
5E12cm-2〜5E13cm-2の範囲の投与量で、前記第2の導電型のドーパントを注入するステップを含む、請求項4に記載のプロセス。 - 前記プロセスは、さらに、
前記第1のマスク層の前記開口を通して前記第2の導電型のドーパントを注入するのに先立って、前記第1のマスク層の前記開口の上に薄い酸化物を形成するステップをさらに備える、請求項1〜請求項6のいずれか1項に記載のプロセス。 - 前記第2の酸化膜の上方に前記第3のマスク層を形成するステップは、
前記第2の酸化膜の上方に前記第3のマスク層を形成して、前記第3のマスク層の前記端縁と、前記第1のマスク層の前記開口の前記端縁との間の前記間隙により前記第3のマスク層を囲むステップを含む、請求項1〜請求項7のいずれか1項に記載のプロセス。 - 前記トレンチを形成するために前記間隙を通して前記第2のマスク層および前記基板を
エッチングするステップは、
少なくとも前記フロア分離領域へと下向きに延びるトレンチを形成して、前記トレンチが前記フロア分離領域とともに、前記半導体基板のポケットを分離する、請求項8に記載のプロセス。 - 前記プロセスは、
前記半導体基板に、複数の浅いトレンチを形成するステップをさらに備え、
前記複数の浅いトレンチの各々の浅いトレンチは、下方に延びるとともに、前記フロア分離領域に接触する前に終端する、請求項1〜請求項9のいずれか1項に記載のプロセス。
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