JPS63142672A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置（ＩＣ）等に利用されるサブスト
レート型トランジスタの改良に関する。

〔従来技術〕

半導体装置において、ｐｎｐ　トランジスタは従来横形
ｐｎｐが利用されているが、この横形ｐｎｐトランジス
タはｈ（ｇがわるいことで問題がある。

最近、ＩＣにおいてｈｆＥの向上の必較性がでてきてお
り、サブストレートｐｎｐ（バーチカルｐｎｐ）トラン
ジスタの使用が考えられるようになった。

サブストレート型トランジスタについては、特公昭５９
−５０１１０等に記載されている。集積回路装置におい
ては、できるだけ少ない工程でｎｐｎトランジスタとｐ
ｎｐ）ランジスタとを作るために、ある島領域内にサブ
ストレート（基板）をコレクタとして使用したサブスト
レート型トランジスタを利用することが多い。

一般的にはサブストレー）Ｅ）−型Ｓｉ基板の上にｎ−
型エピタキシャル層を形成してベースとし、このｎ−型
層の表面をアイソレージ冒ン拡散等により島領域に分離
し、この島領域表面にエミッタとなるｐ＋拡散層を形成
するものである。

本発明者は、サブストレート型ｐｎｐ）ランジスタにつ
いて検討した。

以下は公知の技術ではないが本発明者により既に検討さ
れたサブ・ストレート型トランジスタの製造技術であり
、その概要は次のとおりである。

第３図に示すようにｐ−型Ｓｉ基板１０表面の一部にｎ
＋型埋込拡散層２を選択的に形成し、他の一部にコレク
タ取出しのためのｐ＋型埋込拡散層３を形成する。この
上にｎ−型エピタキシャル成長層４（点線で示す）を形
成する際に、上記ｐ＋型埋込拡散層からのＢ（ボロン）
のオートドーピングで、ｎ＋型埋込拡散層の形成されな
い部分のｐ−型基板とｎ−型エピタキシャル層との界面
に高抵抗層又は反転層が形成される。

このあと第４図に示すように、ｎ−型エピタキシャル層
４０茨面にアイソレージ１ン酸化膜５を形成して島領域
となったｎ−型層４０表面にｎｐｎトランジスタのベー
ス拡散を利用したｐ型拡散層６をエミッタとし℃形成す
るとともにｐ型埋込拡散層３上にはコレクタ取出しのた
めのｐ拡散層７を形成し、他の島領域にはリン拡散によ
りベース取出しのためのｎ＋型層８を形成するものであ
る。

〔発明が解決しようとする問題点〕

第３図を参照し、基板１上Ｋｎ−型エピタキシャル層４
を形成する際に、上記ｐ＋型埋込拡散層３からの矢印で
示すようなり（ボロン）のオートドーピングを生じ、ｎ
＋型埋込層の形成されない部分のｐ−型基板１とｎ−型
層４との界面（ｐｎ接合部）に高抵抗層又はｎ−反転層
９が形成される。

このため、サブストレート型ｐｎｐ）ランジスタ完成後
に上記ｐｎ接合部からの空乏層が拡がりやす（なり、結
果としてＢＹＣＩＣＯが劣化し、バンチスルー不良をお
こしやすかった。

発明は上記した問題を克服するためになされたものであ
り、その目的とするところは、上記ボロンのオートドー
ピングの影響をなくし、サブストレート型トランジスタ
のｈｆＫの低下を防止し、ＢＶＣＩＣＯを向上すること
にある。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになろう。

〔問題点を解決するための手段〕

本願におい℃開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、ｐ型Ｓｉ基板をコレクタとしてその一生面上
に、エビタキシャ／Ｉ／Ｓｉ層が形成され、このエピタ
キシャルＳｉ層の一部をｎ型ベースとし、ベースの表面
の一部にｐ＋拡散層をエミッタとして形成し、エミッタ
直下のＳｉ層とｐ型Ｓｉ基板との間にｎ＋埋込層を形成
し、エピタキシャルＳｉ層の他の一部をｐ型層からなる
コレクタ取出し部とするサブストレートｐｎｐ　）ラン
ジスタを有する半導体装置でありて、上記ｎ＋型埋込層
の形成されない部分のｐ型基板とエピタキシャルｎ層と
のｐｎ接合部上にはエミッタとなるｐ型拡散は存在させ
ず、このｐ型拡散層の端部をｎ＋型埋込層の端部とほぼ
同じ位置もしくはその端部より内端に位置させるもので
ある。

〔作用〕

エミッタとなるｐ型拡散層の直下には、コレクタ取出し
のためのｐ生型埋込層からのＢ（ボロン）のオートドー
ピングの影響を受けないことにより１３Ｖｃｇｏ耐圧が
向上し、前記目的を達成できる。

〔実施例〕 第１図は本発明の一実施例を示すサブストレートｐｎｐ
）ランジスタを有する半導体装置の要部断面図である。

同図において前掲第４図と共通の構成部分には同一の指
示番号を用い℃ある。

この実施例においては、サブストレートｐｎｐトランジ
スタのベースとなるエピタキシャルｎ−型８１層４表面
に同じ＜ｐｎｐ）ランジスタのエミッタとなるｐ拡散層
６を形成するにあたって。

マスク１０をおくことにより、ｐ＋拡散層６のパターン
がｎ＋埋込層２よりも内側になるようにする。この場合
、第２図を参照し、ｐ＋拡散層６の端部とｎ＋埋込層２
の端部との位置のずれＬＩＤはＯに等しいか、あるいは
少な（ともベース幅（ｐ”拡散層とｎ＋埋込層との間隔
）Ｌａ＞よりも小さいことが条件である。

このような構造とすることにより、サブストレー１ｐｎ
ｐ）ランジスタのコレクタ取出しのためＱ）ｐ＋埋込層
３からのＢのオートドーピングによってｐ基板ｌとエビ
タキシャ／Ｉ／ｎ層との間にオートドーピング層９が存
在したとじ又も、エミッタとなるｐ＋層６直下にはオー
トドーピング層が存在しないことにより、その影響を受
けることがな（、したがっ℃サブストレートｐｎｐ）ラ
ンジスタにおいてｐ基板からの空乏層がのびてもパンチ
スルーすることなく、ＢＶｃｇｏ耐圧が向上し歩留りが
大幅に向上する。ＬｓｚをＬＢＩより小さくすることに
よりベース＠Ｗが大幅にのびることなく、ｈｆＥの低下
を防止できる。

このような手段によれば、エミッタｐ拡散のパターンを
変更するのみでよく、サブストレートｐｎｐ）ランジス
タとせずに横形ｐｎｐ）ランジスタへの変更対策に比し
てプロセスの変更もなく、ｈｆｒ、の大幅な低下を防止
することができる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で変更可能で
ある。

本発明はボロンを用いるｐ型埋込層を有し、かつ、サブ
ストレートｐｎｐ）ランジスタを形成する必要のあるデ
バイス全般に応用することができる。

【図面の簡単な説明】

第１図は本発明による一実施例を示すサブストレー）ｐ
ｎｐ）ランジスタを有する半導体装置の要部断面図であ
る。 第２図は第１図における一部拡大図である。 第３図乃至第４図はこれまでのサブストレートｐｎｐト
ランジスタの製造プロセスにおける一部工程断面図であ
る。 １・・・ｐ−型Ｓｉ基板、２・・・ｎ＋型埋込層、３・
・・ｐ＋型埋込層、４・・・エピタΦシャルｎ型Ｓｉ層
、５・・・アイソレーション酸化膜（アイソプレーナ５
ｉＱ２膜）、６・・・エミッタｐ拡散層、７・・・コレ
クタ取出ｐ拡散層、８・・・ベース取出しｎ＋拡散層、
９・・・オートドーピング層、１０・・・マスク。 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板をコレクタとしてその一主面
   上にエピタキシャル半導体層が形成され、このエピタキ
   シャル半導体層の一部を第２導電型のベースとし、ベー
   スの表面の一部に第１導電型拡散層がエミッタとして形
   成され、上記エミッタ直下の半導体層と基板との間には
   高濃度第２導電型埋込層が形成され、上記半導体エピタ
   キシャル層の他部を第１導電型層からなるコレクタ取出
   し部とするサブストレート型トランジスタを有する半導
   体装置であって、上記第２導電型埋込層の形成されない
   部分に対応する第１導電型基板と第２導電型エピタキシ
   ャル半導体層との接合部上にはエミッタとなる第１導電
   型拡散層は存在させないことを特徴とする半導体装置。 ２、エミッタとなる第１導電型拡散層の端部を第２導電
   型埋込層の端部とほぼ等しい位置もしくはその端部より
   内側に位置させる特許請求の範囲第１項に記載の半導体
   装置。