JPH10135345A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10135345A JPH10135345A JP8290693A JP29069396A JPH10135345A JP H10135345 A JPH10135345 A JP H10135345A JP 8290693 A JP8290693 A JP 8290693A JP 29069396 A JP29069396 A JP 29069396A JP H10135345 A JPH10135345 A JP H10135345A
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- buried
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Abstract
(57)【要約】
【課題】 横型ＰＮＰトランジスタのエミッタ直下に選
択的に第２の埋め込み層を配置することにより、高耐圧
型、低耐圧型ともに同程度の高い電流増幅率を得る。 【解決手段】 基板２１上に形成した第１と第２のエピ
タキシャル層２２、２４を分離して複数の島領域２７を
形成し、第１と第２の埋め込み層２３、２５の有無によ
って島領域２７表面に各々高耐圧ＮＰＮ２８、低耐圧Ｎ
ＰＮ３２、低耐圧ＰＮＰ３３、高耐圧ＰＮＰ３７を形成
する。高耐圧ＰＮＰ３７では、エミッタ領域３４の下部
にだけ選択的に第２の埋め込み層２５を配置し、高耐圧
を維持しながら、基板２１への無効電流を減らして高電
流増幅率とする。エミッタ部分が低耐圧ＰＮＰ３３と同
じ構造になるので、両者の電流増幅率を同等にすること
ができる。
択的に第２の埋め込み層を配置することにより、高耐圧
型、低耐圧型ともに同程度の高い電流増幅率を得る。 【解決手段】 基板２１上に形成した第１と第２のエピ
タキシャル層２２、２４を分離して複数の島領域２７を
形成し、第１と第２の埋め込み層２３、２５の有無によ
って島領域２７表面に各々高耐圧ＮＰＮ２８、低耐圧Ｎ
ＰＮ３２、低耐圧ＰＮＰ３３、高耐圧ＰＮＰ３７を形成
する。高耐圧ＰＮＰ３７では、エミッタ領域３４の下部
にだけ選択的に第２の埋め込み層２５を配置し、高耐圧
を維持しながら、基板２１への無効電流を減らして高電
流増幅率とする。エミッタ部分が低耐圧ＰＮＰ３３と同
じ構造になるので、両者の電流増幅率を同等にすること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、横型ＰＮＰトラン
ジスタの高耐圧化と寄生防止を同時に果たし、且つ高耐
圧部と低耐圧部とでベース幅に対する電流増幅率の依存
率を同じにできる半導体集積回路に関する。
ジスタの高耐圧化と寄生防止を同時に果たし、且つ高耐
圧部と低耐圧部とでベース幅に対する電流増幅率の依存
率を同じにできる半導体集積回路に関する。
【０００２】
【従来の技術】バイポーラ型の半導体集積回路（ＩＣ、
ＬＳＩ等）はＮＰＮ型のトランジスタを主体として構成
されており、これと相補対をなすＰＮＰ型のトランジス
タとしては横型と縦型の２種類がある。横型のＰＮＰト
ランジスタは、縦型に比べて構成が簡単であり工程を簡
素化できること、比較的高耐圧のものを得易いことから
いまでも多用されている技術である。
ＬＳＩ等）はＮＰＮ型のトランジスタを主体として構成
されており、これと相補対をなすＰＮＰ型のトランジス
タとしては横型と縦型の２種類がある。横型のＰＮＰト
ランジスタは、縦型に比べて構成が簡単であり工程を簡
素化できること、比較的高耐圧のものを得易いことから
いまでも多用されている技術である。
【０００３】また、バイポーラ型の集積回路は、基板上
に低濃度のエピタキシャル層を形成し、該エピタキシャ
ル層を分離して素子形成用の島領域を形成し、該島領域
に各能動素子、受動素子を形成することを骨子としてい
る。この時、高耐圧素子と低耐圧素子とを共存する目的
で、エピタキシャル層を２段階に形成することがある
（例えば、特開平１ー２２０５６号）。
に低濃度のエピタキシャル層を形成し、該エピタキシャ
ル層を分離して素子形成用の島領域を形成し、該島領域
に各能動素子、受動素子を形成することを骨子としてい
る。この時、高耐圧素子と低耐圧素子とを共存する目的
で、エピタキシャル層を２段階に形成することがある
（例えば、特開平１ー２２０５６号）。
【０００４】図５に２段エピタキシャル層構造の装置の
例を示す。即ち、Ｐ型の半導体基板１の上にＮ型の第１
のエピタキシャル層２を形成し、基板と第１のエピタキ
シャル層２との間にＮ＋型の第１の埋め込み層３を形成
し、第１のエピタキシャル層２の上にＮ型の第２のエピ
タキシャル層４を形成し、第１のエピタキシャル２と第
２のエピタキシャル層４との間にＮ＋型の第２の埋め込
み層５を形成し、分離領域６で複数の島領域を形成し、
その表面にＰ型のベース領域７、Ｎ＋型のエミッタ領域
８およびＮ＋型のコレクタコンタクト領域９を形成した
ものである。
例を示す。即ち、Ｐ型の半導体基板１の上にＮ型の第１
のエピタキシャル層２を形成し、基板と第１のエピタキ
シャル層２との間にＮ＋型の第１の埋め込み層３を形成
し、第１のエピタキシャル層２の上にＮ型の第２のエピ
タキシャル層４を形成し、第１のエピタキシャル２と第
２のエピタキシャル層４との間にＮ＋型の第２の埋め込
み層５を形成し、分離領域６で複数の島領域を形成し、
その表面にＰ型のベース領域７、Ｎ＋型のエミッタ領域
８およびＮ＋型のコレクタコンタクト領域９を形成した
ものである。
【０００５】斯かる装置は、埋め込み層の位置によって
素子を高耐圧型か低耐圧型かを選択することが可能であ
る。即ち、第１の埋め込み層３を形成したトランジスタ
はベースとの距離が大きいので高耐圧型のＮＰＮトラン
ジスタ１０とすることができ、第２の埋め込み層５を形
成したトランジスタはベースとの距離が短いので低耐圧
型のＮＰＮトランジスタ１１となるのである。
素子を高耐圧型か低耐圧型かを選択することが可能であ
る。即ち、第１の埋め込み層３を形成したトランジスタ
はベースとの距離が大きいので高耐圧型のＮＰＮトラン
ジスタ１０とすることができ、第２の埋め込み層５を形
成したトランジスタはベースとの距離が短いので低耐圧
型のＮＰＮトランジスタ１１となるのである。
【０００６】このように２つの埋め込み層を持つ集積回
路で横型ＰＮＰトランジスタ１２を共存させるには、同
図に示したように島領域表面にＰ型のエミッタ領域１
３、およびエミッタ領域１３を囲む位置にＰ型のコレク
タ領域１４を形成すればよい。１５はＮ＋ベースコンタ
クトである。
路で横型ＰＮＰトランジスタ１２を共存させるには、同
図に示したように島領域表面にＰ型のエミッタ領域１
３、およびエミッタ領域１３を囲む位置にＰ型のコレク
タ領域１４を形成すればよい。１５はＮ＋ベースコンタ
クトである。
【０００７】
【発明が解決しようとする課題】しかしながら、横型の
ＰＮＰトランジスタは、エミッタ領域１３をエミッタ、
島領域（エピタキシャル層）をベース、基板１をコレク
タとする寄生ＰＮＰトランジスタにより基板１への漏れ
電流が大きく、該漏れ電流は横型ＰＮＰトランジスタ１
２のベース電流になるので電流増幅率（ｈＦＥ）が小さ
くなるという欠点を常に持ち合わせている。電流増幅率
は、本来はベース幅（ＷＢ）の関数として決定されるべ
きものであるが、横型ＰＮＰトランジスタの場合は上記
の漏れ電流の大きさによっても左右される（設計値と異
なる）ことになる。
ＰＮＰトランジスタは、エミッタ領域１３をエミッタ、
島領域（エピタキシャル層）をベース、基板１をコレク
タとする寄生ＰＮＰトランジスタにより基板１への漏れ
電流が大きく、該漏れ電流は横型ＰＮＰトランジスタ１
２のベース電流になるので電流増幅率（ｈＦＥ）が小さ
くなるという欠点を常に持ち合わせている。電流増幅率
は、本来はベース幅（ＷＢ）の関数として決定されるべ
きものであるが、横型ＰＮＰトランジスタの場合は上記
の漏れ電流の大きさによっても左右される（設計値と異
なる）ことになる。
【０００８】そのため、図５に示したように横型ＰＮＰ
トランジスタ１２の下部に第１の埋め込み層３だけを設
けた場合は、漏れ電流が大きくなって素子の電流増幅率
が小さくなるという欠点があった。しかも、漏れ電流が
大きいことはそれだけ消費電流が大きく、更には発熱量
も大きくなると言う欠点がある。これを回避すべく、例
えば第１と第２の埋め込み層３、５の両方を設けた場合
は、寄生トランジスタによる漏れ電流が少なくなるので
素子の増幅率が大きくなるが、今度はコレクタ領域１４
と高濃度埋め込み層との距離が保てなくなるので高耐圧
を維持することが困難になると言う欠点があった。故に
低耐圧用の素子にしか斯かる構造を採用することができ
ない。
トランジスタ１２の下部に第１の埋め込み層３だけを設
けた場合は、漏れ電流が大きくなって素子の電流増幅率
が小さくなるという欠点があった。しかも、漏れ電流が
大きいことはそれだけ消費電流が大きく、更には発熱量
も大きくなると言う欠点がある。これを回避すべく、例
えば第１と第２の埋め込み層３、５の両方を設けた場合
は、寄生トランジスタによる漏れ電流が少なくなるので
素子の増幅率が大きくなるが、今度はコレクタ領域１４
と高濃度埋め込み層との距離が保てなくなるので高耐圧
を維持することが困難になると言う欠点があった。故に
低耐圧用の素子にしか斯かる構造を採用することができ
ない。
【０００９】更に、求められる耐圧に応じて低耐圧部に
は第１と第２の埋め込み層３、５を形成し、高耐圧部に
は第２の埋め込み層５を形成しない様な設計を行うと、
高耐圧部と低耐圧部とで漏れ電流の大きさが異なるの
で、ベース幅（ＷＢ）を変化させたときの電流増幅率の
変化（相関関係）が異なってくる。そのため高耐圧部と
低耐圧部とで前記相関関係を各々求めてからパターン設
計をしなければならず、これではパターン設計が煩雑に
なるという欠点があった。
は第１と第２の埋め込み層３、５を形成し、高耐圧部に
は第２の埋め込み層５を形成しない様な設計を行うと、
高耐圧部と低耐圧部とで漏れ電流の大きさが異なるの
で、ベース幅（ＷＢ）を変化させたときの電流増幅率の
変化（相関関係）が異なってくる。そのため高耐圧部と
低耐圧部とで前記相関関係を各々求めてからパターン設
計をしなければならず、これではパターン設計が煩雑に
なるという欠点があった。
【００１０】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、高耐圧型の横型ＰＮＰトラン
ジスタにあっては、エミッタ領域の下部に部分的に第２
の埋め込み層を設けることにより、高耐圧特性を維持し
つつ横型ＰＮＰトランジスタの電流増幅率を増大するも
のである。
題に鑑みなされたもので、高耐圧型の横型ＰＮＰトラン
ジスタにあっては、エミッタ領域の下部に部分的に第２
の埋め込み層を設けることにより、高耐圧特性を維持し
つつ横型ＰＮＰトランジスタの電流増幅率を増大するも
のである。
【００１１】斯かる構成によれば、エミッタ領域の下部
の構造が高耐圧部と低耐圧部とで同等になるので、両者
とも漏れ電流を大幅に低減することが可能になる。
の構造が高耐圧部と低耐圧部とで同等になるので、両者
とも漏れ電流を大幅に低減することが可能になる。
【００１２】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明による半導体集積回路
装置を示す断面図である。図１において、２１はＰ型の
単結晶シリコン半導体基板、２２は基板２１の上に気相
成長して形成したＮ型の第１のエピタキシャル層、２３
は基板２１と第１のエピタキシャル層２２との間に埋め
込んで形成したＮ＋型の第１の埋め込み層、２４は第１
のエピタキシャル層２２の上に気層成長して形成したＮ
型の第２のエピタキシャル層、２５は第１のエピタキシ
ャル層と第２のエピタキシャル層２４との間に埋め込み
形成したＮ＋型の第２の埋め込み層、２６は各埋め込み
層２３、２５を囲み第２のエピタキシャル層２４と第１
のエピタキシャル層２２を貫通して島領域２７を形成す
るＰ＋型の分離領域である。
ら詳細に説明する。図１は本発明による半導体集積回路
装置を示す断面図である。図１において、２１はＰ型の
単結晶シリコン半導体基板、２２は基板２１の上に気相
成長して形成したＮ型の第１のエピタキシャル層、２３
は基板２１と第１のエピタキシャル層２２との間に埋め
込んで形成したＮ＋型の第１の埋め込み層、２４は第１
のエピタキシャル層２２の上に気層成長して形成したＮ
型の第２のエピタキシャル層、２５は第１のエピタキシ
ャル層と第２のエピタキシャル層２４との間に埋め込み
形成したＮ＋型の第２の埋め込み層、２６は各埋め込み
層２３、２５を囲み第２のエピタキシャル層２４と第１
のエピタキシャル層２２を貫通して島領域２７を形成す
るＰ＋型の分離領域である。
【００１３】高耐圧型のＮＰＮトランジスタ２８は、島
領域２７の表面にＰ型のベース領域２９を形成し、ベー
ス領域２９の表面にＮ＋型のエミッタ領域３０を形成
し、さらに島領域２７表面にＮ＋コレクタコンタクト領
域３１を形成した構成を持ち、高濃度の第２の埋め込み
層２５を持たないことでベース領域２９下部のコレクタ
となるエピタキシャル層の残り膜厚を厚くし、空乏層を
拡大してトランジスタのエミッタ・コレクタ間耐圧（Vc
eo）を大きなものとしている。
領域２７の表面にＰ型のベース領域２９を形成し、ベー
ス領域２９の表面にＮ＋型のエミッタ領域３０を形成
し、さらに島領域２７表面にＮ＋コレクタコンタクト領
域３１を形成した構成を持ち、高濃度の第２の埋め込み
層２５を持たないことでベース領域２９下部のコレクタ
となるエピタキシャル層の残り膜厚を厚くし、空乏層を
拡大してトランジスタのエミッタ・コレクタ間耐圧（Vc
eo）を大きなものとしている。
【００１４】低耐圧型のＮＰＮトランジスタ３２は、同
じくベース領域２９、エミッタ領域３０、およびコレク
タコンタクト領域３１を持ち、第２の埋め込み層２５を
形成することで、飽和電圧を小さくできる代わりにエミ
ッタ・コレクタ間耐圧の小さなトランジスタとなる。な
お、第２の埋め込み層２５に重ねて第１の埋め込み層２
３は形成してもしなくとも良い。
じくベース領域２９、エミッタ領域３０、およびコレク
タコンタクト領域３１を持ち、第２の埋め込み層２５を
形成することで、飽和電圧を小さくできる代わりにエミ
ッタ・コレクタ間耐圧の小さなトランジスタとなる。な
お、第２の埋め込み層２５に重ねて第１の埋め込み層２
３は形成してもしなくとも良い。
【００１５】低耐圧型の横型ＰＮＰトランジスタ３３
は、島領域２７の表面にＰ＋型のエミッタ領域３４を形
成し、エミッタ領域３４を囲むようにＰ＋型のコレクタ
領域３５を形成し、さらに島領域２７表面にＮ＋型のベ
ースコンタクト領域３６を形成した構成を持ち、第２の
埋め込み層２５を具備することで、コレクタ領域３５と
埋め込み層との距離が接近するのでベースコレクタ間電
圧（Ｖｃｂｏ）の低いトランジスタとなる。この時第１
と第２の埋め込み層２３、２５を重ねて形成することに
より、基板縦方向の寄生ＰＮＰトランジスタの増幅率を
低減し、基板への漏れ電流を最小にできる。また、エミ
ッタ領域３４から注入された少数キャリアのうち基板２
１へ漏出する成分が低減するので、ベース無効電流が低
下し、このトランジスタは比較的高い電流増幅率を持つ
ことになる。
は、島領域２７の表面にＰ＋型のエミッタ領域３４を形
成し、エミッタ領域３４を囲むようにＰ＋型のコレクタ
領域３５を形成し、さらに島領域２７表面にＮ＋型のベ
ースコンタクト領域３６を形成した構成を持ち、第２の
埋め込み層２５を具備することで、コレクタ領域３５と
埋め込み層との距離が接近するのでベースコレクタ間電
圧（Ｖｃｂｏ）の低いトランジスタとなる。この時第１
と第２の埋め込み層２３、２５を重ねて形成することに
より、基板縦方向の寄生ＰＮＰトランジスタの増幅率を
低減し、基板への漏れ電流を最小にできる。また、エミ
ッタ領域３４から注入された少数キャリアのうち基板２
１へ漏出する成分が低減するので、ベース無効電流が低
下し、このトランジスタは比較的高い電流増幅率を持つ
ことになる。
【００１６】高耐圧型の横型ＰＮＰトランジスタ３７
は、同じくエミッタ領域３４、コレクタ領域３５、およ
びベースコンタクト領域３６を持ち、第１の埋め込み層
２３を形成すると共に、エミッタ領域３４の直下にのみ
部分的に第２の埋め込み層２５を形成してある。斯かる
構成であると、コレクタ領域３５の直下には高濃度の第
２の埋め込み層２５が存在せず、ベース・コレクタ間に
十分な空乏層が拡大するので、このトランジスタのエミ
ッタコレクタ間耐圧（Ｖｃｅｏ）は高いものとなる。一
方で、エミッタ領域３４の直下に第２の埋め込み層２５
を持つので、寄生ＰＮＰトランジスタの実質的な増幅率
は低耐圧ＰＮＰトランジスタ３３とほぼ同じになり、基
板への漏れ電流を最小にできる。従ってベース無効電流
が低下するので、このトランジスタ３７の電流増幅率は
低耐圧ＰＮＰトランジスタ３３と同じく比較的高いもの
とすることができる。
は、同じくエミッタ領域３４、コレクタ領域３５、およ
びベースコンタクト領域３６を持ち、第１の埋め込み層
２３を形成すると共に、エミッタ領域３４の直下にのみ
部分的に第２の埋め込み層２５を形成してある。斯かる
構成であると、コレクタ領域３５の直下には高濃度の第
２の埋め込み層２５が存在せず、ベース・コレクタ間に
十分な空乏層が拡大するので、このトランジスタのエミ
ッタコレクタ間耐圧（Ｖｃｅｏ）は高いものとなる。一
方で、エミッタ領域３４の直下に第２の埋め込み層２５
を持つので、寄生ＰＮＰトランジスタの実質的な増幅率
は低耐圧ＰＮＰトランジスタ３３とほぼ同じになり、基
板への漏れ電流を最小にできる。従ってベース無効電流
が低下するので、このトランジスタ３７の電流増幅率は
低耐圧ＰＮＰトランジスタ３３と同じく比較的高いもの
とすることができる。
【００１７】なお、エミッタ領域３４と第２の埋め込み
層２５とが境を接するように形成すると、高濃度接合に
なるのでエミッタ領域３４から第２の埋め込み層２５へ
のキャリア注入効率が低下し、電流増幅率を一層向上で
きる。このように高耐圧部と低耐圧部とで無効電流の大
きさが同じであると、ベース幅を変化させたときの電流
増幅率の変化も等しくなる。従って高耐圧部、低耐圧部
共に同じ設計手法で所望の電流増幅率を得ることができ
る。
層２５とが境を接するように形成すると、高濃度接合に
なるのでエミッタ領域３４から第２の埋め込み層２５へ
のキャリア注入効率が低下し、電流増幅率を一層向上で
きる。このように高耐圧部と低耐圧部とで無効電流の大
きさが同じであると、ベース幅を変化させたときの電流
増幅率の変化も等しくなる。従って高耐圧部、低耐圧部
共に同じ設計手法で所望の電流増幅率を得ることができ
る。
【００１８】図２〜図４は本発明の構造の製造方法を説
明するものである。先ず図２（Ａ）に示したように、基
板２１表面にアンチモンを拡散して第１の埋め込み層２
３を形成する。次に図２（Ｂ）に示したように、基板２
１上に第１のエピタキシャル層２２を形成する。そして
第１のエピタキシャル層２２表面にボロンを拡散して分
離領域２６の下部分を形成し、次いでアンチモンを拡散
して第２の埋め込み層２５を形成する。第２の埋め込み
層２５のパターンで高耐圧型、低耐圧型が各々決まる。
明するものである。先ず図２（Ａ）に示したように、基
板２１表面にアンチモンを拡散して第１の埋め込み層２
３を形成する。次に図２（Ｂ）に示したように、基板２
１上に第１のエピタキシャル層２２を形成する。そして
第１のエピタキシャル層２２表面にボロンを拡散して分
離領域２６の下部分を形成し、次いでアンチモンを拡散
して第２の埋め込み層２５を形成する。第２の埋め込み
層２５のパターンで高耐圧型、低耐圧型が各々決まる。
【００１９】次に図３に示したように、第１のエピタキ
シャル層２２の上に第２エピタキシャル層２４を形成す
る。次に図４に示すように、第２のエピタキシャル層２
４の上からボロンを拡散して分離領域２６の上部分を形
成し、各エピタキシャル層２２、２４を分離して島領域
２７を形成する。次いでボロンを選択拡散して、横型ト
ランジスタ３３、３７のエミッタ領域３４とコレクタ領
域３５を形成する。なお、エミッタ、コレクタ領域３
４、３５の形成は、分離領域２６の上部分の形成と同じ
にしても良い。
シャル層２２の上に第２エピタキシャル層２４を形成す
る。次に図４に示すように、第２のエピタキシャル層２
４の上からボロンを拡散して分離領域２６の上部分を形
成し、各エピタキシャル層２２、２４を分離して島領域
２７を形成する。次いでボロンを選択拡散して、横型ト
ランジスタ３３、３７のエミッタ領域３４とコレクタ領
域３５を形成する。なお、エミッタ、コレクタ領域３
４、３５の形成は、分離領域２６の上部分の形成と同じ
にしても良い。
【００２０】そして、ＮＰＮトランジスタのベース拡散
をしてベース領域２９を形成し、次いでエミッタ拡散を
行ってエミッタ領域３０、コレクタコンタクト領域３
１、およびベースコンタクト領域３６を形成する。この
ように、本発明は第２の埋め込み層２５の拡散パターン
のマスク変更だけで実施できるものである。
をしてベース領域２９を形成し、次いでエミッタ拡散を
行ってエミッタ領域３０、コレクタコンタクト領域３
１、およびベースコンタクト領域３６を形成する。この
ように、本発明は第２の埋め込み層２５の拡散パターン
のマスク変更だけで実施できるものである。
【００２１】
【発明の効果】以上に説明したとおり、本発明によれ
ば、高耐圧型の横型ＰＮＰトランジスタ３７のエミッタ
領域３４の下部にのみ選択的に第２の埋め込み層２５を
設置したので、エミッタ・コレクタ間耐圧を維持しつ
つ、寄生トランジスタの動作を抑制し、基板への無効電
流を大幅に低減して素子の電流増幅率を大きくできる利
点を有する。
ば、高耐圧型の横型ＰＮＰトランジスタ３７のエミッタ
領域３４の下部にのみ選択的に第２の埋め込み層２５を
設置したので、エミッタ・コレクタ間耐圧を維持しつ
つ、寄生トランジスタの動作を抑制し、基板への無効電
流を大幅に低減して素子の電流増幅率を大きくできる利
点を有する。
【００２２】また、低耐圧部と高耐圧部とで無効電流の
大きさが同程度になるので、ベース幅を変化させたとき
の電流増幅率の変化（相関関係）が等しくなる。従って
高耐圧部、低耐圧部共に同じ設計手法で所望の電流増幅
率を得ることができ、パターン設計が容易になると言う
利点を有する。
大きさが同程度になるので、ベース幅を変化させたとき
の電流増幅率の変化（相関関係）が等しくなる。従って
高耐圧部、低耐圧部共に同じ設計手法で所望の電流増幅
率を得ることができ、パターン設計が容易になると言う
利点を有する。
【図１】本発明の半導体集積回路装置を説明するための
断面図である。
断面図である。
【図２】本発明の半導体集積回路装置の製造方法を説明
するための断面図である。
するための断面図である。
【図３】本発明の半導体集積回路装置の製造方法を説明
するための断面図である。
するための断面図である。
【図４】本発明の半導体集積回路装置の製造方法を説明
するための断面図である。
するための断面図である。
【図５】従来例を説明するための断面図である。
Claims (3)
- 【請求項１】 一導電型の半導体基板の上に形成した、
逆導電型の第１のエピタキシャル層と、 前記半導体基板と前記第１のエピタキシャル層との間に
埋め込み形成した、逆導電型の第１の埋め込み層と、 前記第１のエピタキシャル層の上に形成した、逆導電型
の第２のエピタキシャル層と、 前記第１と第２のエピタキシャル層の間に埋め込み形成
した、逆導電型の第２の埋め込み層と、 前記第１と第２のエピタキシャル層を分離して形成した
島領域と、 前記島領域をベースとし、その表面に形成した一導電型
のエミッタ領域及び一導電型のコレクタ領域からなる横
型のトランジスタとを具備し、 前記第２の埋め込み層を前記エミッタ領域の下部に選択
的に設けたことを特徴とする半導体集積回路。 - 【請求項２】 一導電型の半導体基板の上に形成した、
逆導電型の第１のエピタキシャル層と、 前記半導体基板と前記第１のエピタキシャル層との間に
埋め込み形成した、逆導電型の第１の埋め込み層と、 前記第１のエピタキシャル層の上に形成した、逆導電型
の第２のエピタキシャル層と、 前記第１と第２のエピタキシャル層の間に埋め込み形成
した、逆導電型の第２の埋め込み層と、 前記第１と第２のエピタキシャル層を分離して形成した
複数の島領域と、 第１の島領域に形成した、第１の縦型トランジスタと、 第２の島領域に形成した、第２の縦型トランジスタと、 第３の島領域に形成した、前記島領域をベースとし、そ
の表面に形成した一導電型のエミッタ領域及び一導電型
のコレクタ領域からなる横型のトランジスタとを具備
し、 前記第１の島領域にあっては前記第１と第２の埋め込み
層のうち第１の埋め込み層を形成して前記第１の縦型ト
ランジスタを高耐圧型とし、 前記第２の島領域にあっては前記第１と第２の埋め込み
層の両方を形成して前記第２の縦型トランジスタを低耐
圧型とし、 且つ前記第３の島領域にあっては、前記第２の埋め込み
層を前記エミッタ領域の下部に選択的に設けたことを特
徴とする半導体集積回路。 - 【請求項３】 前記エミッタ領域と前記第２の埋め込み
層とを接触させたことを特徴とする請求項１又は２記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290693A JPH10135345A (ja) | 1996-10-31 | 1996-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8290693A JPH10135345A (ja) | 1996-10-31 | 1996-10-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135345A true JPH10135345A (ja) | 1998-05-22 |
Family
ID=17759293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8290693A Pending JPH10135345A (ja) | 1996-10-31 | 1996-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135345A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469366B1 (en) | 2000-04-27 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor with collector diffusion layer formed deep in the substrate |
-
1996
- 1996-10-31 JP JP8290693A patent/JPH10135345A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469366B1 (en) | 2000-04-27 | 2002-10-22 | Mitsubishi Denki Kabushiki Kaisha | Bipolar transistor with collector diffusion layer formed deep in the substrate |
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