JPS58210672A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58210672A JPS58210672A JP9381782A JP9381782A JPS58210672A JP S58210672 A JPS58210672 A JP S58210672A JP 9381782 A JP9381782 A JP 9381782A JP 9381782 A JP9381782 A JP 9381782A JP S58210672 A JPS58210672 A JP S58210672A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にバイポーラトランジスタを含
む集積回路における縦型トランジスタに関する。
む集積回路における縦型トランジスタに関する。
従来のＰ型基板を用いたバイポーラｌＣにおける縦型Ｐ
ＮＰ）ランリスタは、第１図の構造断面図に示す通りで
ある。ここに、１はＰ型基板、２１１−ｔＮ＋型埋込領
域、３はコレクタ領域の一部となるＰ＋型埋込領域、４
はベース領域となるＮ型エピタキシャル層、５はＰ十型
コレクタ領域、６はＰ十型エミッタ領域、そして７はＮ
十型ベースコンタクト領域であり、領域５＋６および７
からそレソれコレクタ、エミッタおよびベース電極１１
゜９および１０が表面絶縁膜８に設けられ念コンタクト
穴を介して取り出されている。縦型ＰＮＰ）ランリスタ
は、エミッタおよびコレクタ領域が横方向に配置された
横型ＰＮＰ）ランリスタに比して電流増幅率ｈＦ１ｃが
高いこと、利得帯域中種ｆＴが高いこと等の優位性を示
している。
ＮＰ）ランリスタは、第１図の構造断面図に示す通りで
ある。ここに、１はＰ型基板、２１１−ｔＮ＋型埋込領
域、３はコレクタ領域の一部となるＰ＋型埋込領域、４
はベース領域となるＮ型エピタキシャル層、５はＰ十型
コレクタ領域、６はＰ十型エミッタ領域、そして７はＮ
十型ベースコンタクト領域であり、領域５＋６および７
からそレソれコレクタ、エミッタおよびベース電極１１
゜９および１０が表面絶縁膜８に設けられ念コンタクト
穴を介して取り出されている。縦型ＰＮＰ）ランリスタ
は、エミッタおよびコレクタ領域が横方向に配置された
横型ＰＮＰ）ランリスタに比して電流増幅率ｈＦ１ｃが
高いこと、利得帯域中種ｆＴが高いこと等の優位性を示
している。
一般に、縦型及び横型ＰＮＰ）ランリスタにおいてはエ
ピタキシャル層４でベース領域を形成しているので、ベ
ース・コレクタ接合からの空乏層がベース側へ広がる。
ピタキシャル層４でベース領域を形成しているので、ベ
ース・コレクタ接合からの空乏層がベース側へ広がる。
このため、所望のエミッタ・コレクタ耐圧Ｂ％、ＥＯを
得るためにはエミッタ領域６とコレクタ領域５との間の
距離ＷＬ（横方向のペース巾に相当している）を予めパ
ターン上で充分にとる必要がある。さらに、縦型ＰＮＰ
）ランリスタにおいては、構造上縦方向のエミッタ領域
６とコレクタ領−の一部であるＰ＋型埋込領域３との間
の距ＭＷｖ （縦方向のベース巾に相当している）も充
分とる必要があり、所望のＢＶＯＲＯを満足する前提に
においてＷＬ＞Ｗｖとなるように設計している。従って
、縦方向の電流成分がｈＦＥに大きく寄与していること
になる。これはベース巾Ｗのエミッタ注入効率及びコレ
クタ輸送効率の依存性から説明することができる。すな
わち、ペース巾Ｗが小さい程両者は大きくなりｈＦ’Ｅ
が高くなることになる。縦型ＰＮＰ）ランリスタにおい
ては、さらに高いｈＦｌや工。ｍａｘあるいは電流容量
を得るためにエミッタサイズＬＥ／ＡＩＩ！（ここで、
エミッタ［ｆｉ積をＡＥＩエミッタ周囲長をＬＥとして
エミッタサイズをＬＥ ／Ａ３で表示する）をより小さ
くすることを行なっている。これは前述の縦方向の電流
成分がｈＰＨにきく寄与することに基づいたものである
。
得るためにはエミッタ領域６とコレクタ領域５との間の
距離ＷＬ（横方向のペース巾に相当している）を予めパ
ターン上で充分にとる必要がある。さらに、縦型ＰＮＰ
）ランリスタにおいては、構造上縦方向のエミッタ領域
６とコレクタ領−の一部であるＰ＋型埋込領域３との間
の距ＭＷｖ （縦方向のベース巾に相当している）も充
分とる必要があり、所望のＢＶＯＲＯを満足する前提に
においてＷＬ＞Ｗｖとなるように設計している。従って
、縦方向の電流成分がｈＦＥに大きく寄与していること
になる。これはベース巾Ｗのエミッタ注入効率及びコレ
クタ輸送効率の依存性から説明することができる。すな
わち、ペース巾Ｗが小さい程両者は大きくなりｈＦ’Ｅ
が高くなることになる。縦型ＰＮＰ）ランリスタにおい
ては、さらに高いｈＦｌや工。ｍａｘあるいは電流容量
を得るためにエミッタサイズＬＥ／ＡＩＩ！（ここで、
エミッタ［ｆｉ積をＡＥＩエミッタ周囲長をＬＥとして
エミッタサイズをＬＥ ／Ａ３で表示する）をより小さ
くすることを行なっている。これは前述の縦方向の電流
成分がｈＰＨにきく寄与することに基づいたものである
。
ところがＰ 型埋込領域３のせり上が９のバラツキ及び
エピタキシャル層４厚のバラツキ等により、％ ＜％に
なるとＬｍ／ＡＢの効果が逆転し、Ｌ、 ／Ａ、が小さ
い程ｈＦＥｔが小さくなるという問題が起こった。具体
的には特にパワーＩＣ等のパワートランジスタのドライ
バーとしてＬＥ／Ａつの小さい縦型ＰＮＰトランジスタ
を用いた場合にｈＦＥが小さくなりパワーが充分確保で
きないという間峨が起こった。
エピタキシャル層４厚のバラツキ等により、％ ＜％に
なるとＬｍ／ＡＢの効果が逆転し、Ｌ、 ／Ａ、が小さ
い程ｈＦＥｔが小さくなるという問題が起こった。具体
的には特にパワーＩＣ等のパワートランジスタのドライ
バーとしてＬＥ／Ａつの小さい縦型ＰＮＰトランジスタ
を用いた場合にｈＦＥが小さくなりパワーが充分確保で
きないという間峨が起こった。
本発明の目的は本来の縦型トランジスタの特性、すなわ
ちＰ 型埋込領域のせり上が９バラツキやエピタキシャ
ル層のバラツキがあっても縦方向の電流成分がｈＦＥに
大きく寄与するようにしてエミッタサイズＬ、／ＡＢの
効果を充分発揮できるＰＮＰトランジスタを有する半導
体装置を提供することにある。
ちＰ 型埋込領域のせり上が９バラツキやエピタキシャ
ル層のバラツキがあっても縦方向の電流成分がｈＦＥに
大きく寄与するようにしてエミッタサイズＬ、／ＡＢの
効果を充分発揮できるＰＮＰトランジスタを有する半導
体装置を提供することにある。
本発明の他の目的は、縦型ＰＮＰ）ランリスタの特性を
充分に発揮しながらパターンの縮小化が実現された半導
体装置を提供することにある。本発明は、かかる縦型Ｐ
ＮＰ）ランリスタのエミッタ領域と接してこれを取り囲
むエピタキシャル１−よりも高濃度の半導体領域を設け
たものである。
充分に発揮しながらパターンの縮小化が実現された半導
体装置を提供することにある。本発明は、かかる縦型Ｐ
ＮＰ）ランリスタのエミッタ領域と接してこれを取り囲
むエピタキシャル１−よりも高濃度の半導体領域を設け
たものである。
以下に図面を参照して本発明の詳細な説明する。
第２図（ａ）〜（Ｃ）は本発明の一実施例の縦型ＰＮＰ
トランジスタの製造工程を示す構造断面図である。
トランジスタの製造工程を示す構造断面図である。
まず、同図（ａ）に示すように、Ｐ型基板ｌの表面より
Ｎ＋＋不純物を拡散してＮ＋型型埋領領域２形成する。
Ｎ＋＋不純物を拡散してＮ＋型型埋領領域２形成する。
次に同様にＮ＋型型埋領領域２内び絶縁分離のために所
定のＰ型基板部分内にＰ 型不純物を選燃的に拡散して
ｐ＋ａ哩込領域３・３・を形成する。次にＮ型エピタキ
シャル層４を基板１上に気相成長法により成長させ、エ
ビタキシャルノ＃１４表面より縦型）’ＮＰト：５’ン
ジスタのコレクタ領域の一部となるＰ 型コレクタ領域
５及びエピタキシャル層４を複数の島に分離するために
Ｐ ５− 型絶縁分離領域５′を同時に形成する。コレクタ領域５
は環状に形成されている。この時、予め基板ｌに形成さ
れたＰ＋型埋込領域３−３′もエピタキシャル層４の方
へせり上が、ＯＰ十型コレクタ領域５及びＰ＋型絶縁分
離領域５′と接続する。
定のＰ型基板部分内にＰ 型不純物を選燃的に拡散して
ｐ＋ａ哩込領域３・３・を形成する。次にＮ型エピタキ
シャル層４を基板１上に気相成長法により成長させ、エ
ビタキシャルノ＃１４表面より縦型）’ＮＰト：５’ン
ジスタのコレクタ領域の一部となるＰ 型コレクタ領域
５及びエピタキシャル層４を複数の島に分離するために
Ｐ ５− 型絶縁分離領域５′を同時に形成する。コレクタ領域５
は環状に形成されている。この時、予め基板ｌに形成さ
れたＰ＋型埋込領域３−３′もエピタキシャル層４の方
へせり上が、ＯＰ十型コレクタ領域５及びＰ＋型絶縁分
離領域５′と接続する。
従って、Ｐ＋型埋込領域３も縦型ＰＮＰ）ランリスタの
コレクタ領域の一部を形成する。
コレクタ領域の一部を形成する。
次に、同図（ｂ）に示すようにエピタキシャル層４０表
面よりＰ＋型不純物を拡散し縦型ＰＮＰ）ランリスタの
エミッタ領域６を形成し、その後へ＋型ベース領域７を
拡散又はイオン注入により形成する。領域７はエミッタ
領域６を取り囲むようにこれと接して形成される。この
時Ｎ ＋ 、ベース領域７の一部においてＮ十型ベース
コンタクト領域と兼用できるようにマージンを取って”
おく。また、士 。
面よりＰ＋型不純物を拡散し縦型ＰＮＰ）ランリスタの
エミッタ領域６を形成し、その後へ＋型ベース領域７を
拡散又はイオン注入により形成する。領域７はエミッタ
領域６を取り囲むようにこれと接して形成される。この
時Ｎ ＋ 、ベース領域７の一部においてＮ十型ベース
コンタクト領域と兼用できるようにマージンを取って”
おく。また、士 。
Ｎ 型ベース領域７の深さＸｊＢはエミ、り領域の深さ
ＸｊＢに比してＸｊ Ｂ≧ＸｊＥとなるように選ぶこと
が望ましい。同、エミッタ領域６とＮ＋＋ベース領域７
の形成は逆であってもよい６ 次に、同図（Ｃ）に示すように縦ｆｉＰＮＰ）ランジ
６− スタのエミッタ、ベースおよびコレクタ領域の所定コン
タクト開口領域を酸化膜８をエツチングして形成しアル
ミニウムを電子ビーム方式により蒸着し、その後電極パ
ターン９ＩＩＯ１１１を形成してアルミニウムとシリコ
ンを合金化するために窒素雰囲気中で熱処理する。
ＸｊＢに比してＸｊ Ｂ≧ＸｊＥとなるように選ぶこと
が望ましい。同、エミッタ領域６とＮ＋＋ベース領域７
の形成は逆であってもよい６ 次に、同図（Ｃ）に示すように縦ｆｉＰＮＰ）ランジ
６− スタのエミッタ、ベースおよびコレクタ領域の所定コン
タクト開口領域を酸化膜８をエツチングして形成しアル
ミニウムを電子ビーム方式により蒸着し、その後電極パ
ターン９ＩＩＯ１１１を形成してアルミニウムとシリコ
ンを合金化するために窒素雰囲気中で熱処理する。
かかる本発明の実施例によれば、エミッタ領域６の周囲
に高濃度ベース領域７を形成したために横方向のエミッ
タ領域６からベース領域７への注入を減少させ、縦方向
のエミッタベースへの注入をより支配的に働かせ、これ
によってｈＦＥの上昇と共にエミッタサイズＬｍ／ＡＥ
の効果を有意義に発揮せしめる縦型ＰＮＰ）ランリスタ
を製造することができる。さらには、ベース寺コレクタ
接合からの空乏層の広がりは高濃度ベース領域７におい
て抑えられて、ＢＶｃ！ｏはリーチ・スルー耐圧で制限
を受けるが、所望のＢＶｃＥｏが満足される横方向のベ
ース巾ＷＬ （ＷＬ ＞ ＷＬ ）迄縮小することが
できるのでパターンの縮小化をはかることができる。
に高濃度ベース領域７を形成したために横方向のエミッ
タ領域６からベース領域７への注入を減少させ、縦方向
のエミッタベースへの注入をより支配的に働かせ、これ
によってｈＦＥの上昇と共にエミッタサイズＬｍ／ＡＥ
の効果を有意義に発揮せしめる縦型ＰＮＰ）ランリスタ
を製造することができる。さらには、ベース寺コレクタ
接合からの空乏層の広がりは高濃度ベース領域７におい
て抑えられて、ＢＶｃ！ｏはリーチ・スルー耐圧で制限
を受けるが、所望のＢＶｃＥｏが満足される横方向のベ
ース巾ＷＬ （ＷＬ ＞ ＷＬ ）迄縮小することが
できるのでパターンの縮小化をはかることができる。
以上のように本発明によれば従来よりも小さなパターン
でｈ□を上昇させしかもエミッタサイズＬ、／〜の効果
を充分に発揮せしめる縦型トランジスタを提供すること
ができる。
でｈ□を上昇させしかもエミッタサイズＬ、／〜の効果
を充分に発揮せしめる縦型トランジスタを提供すること
ができる。
同、本発明は上記実施例に限られることなく極性を換え
てもよいことは明らかである。また、Ｐ型エミッタ領域
６およびＮ＋＋ベース領域７は通常ＮＰＮ）ランリスタ
のベースおよびエミッタ拡散と同時にそれぞれ形成され
るので、ベース領域７の方がエミッタ領域６よシも浅い
接合深さをもつ。この場合で吃、エミッタ領域６の横方
向からのキャリア注入が抑えられるので％ ｈＦｌｉｔ
向上という効果はある。しかし、第２図（ｂ） ｌ （
Ｃ）のようにベース領域７の深さｘｊＢの方がエミッタ
領域６の深さＸｊｇと同じ又は深い方がエミッタ横方向
からのキャリア注入抑制、および耐圧向上の面からより
有利である。すなわちｓ Ｘ ｊＢ ＞ Ｘ ｊＢとな
るように
てもよいことは明らかである。また、Ｐ型エミッタ領域
６およびＮ＋＋ベース領域７は通常ＮＰＮ）ランリスタ
のベースおよびエミッタ拡散と同時にそれぞれ形成され
るので、ベース領域７の方がエミッタ領域６よシも浅い
接合深さをもつ。この場合で吃、エミッタ領域６の横方
向からのキャリア注入が抑えられるので％ ｈＦｌｉｔ
向上という効果はある。しかし、第２図（ｂ） ｌ （
Ｃ）のようにベース領域７の深さｘｊＢの方がエミッタ
領域６の深さＸｊｇと同じ又は深い方がエミッタ横方向
からのキャリア注入抑制、および耐圧向上の面からより
有利である。すなわちｓ Ｘ ｊＢ ＞ Ｘ ｊＢとな
るように
第１１凶は従来の縦型ＰＮＰ）ランリスタを示す構造断
面図である。第２図（ａ）〜（Ｃ）は本発明の一実施例
を示す縦型ＰＮＰ）ランリスタを製造工程順に示す構造
断面図である。 ｌ・・・・・・Ｐ型基板、２・・・・・・Ｎ＋型型埋領
領域３゜３′・・・・・・戸型埋込領域、４・・・・・
・Ｎ十エピタキシャル層、５・５′・・・・・・Ｐ＋型
コレクタ領域及び戸型絶縁分離領域、６・・・・・・Ｐ
＋型エミッタ領域、７・・・・・・Ｎ＋＋ベース領域（
兼計型ベースコンタクト領域）８・・・・・・酸化膜、
９ ＋ １０ ＋ １１・・・・・・エミッタ・ベース
コレクタ各電極パターン ９− 兵／’［ ＋ ｓ／ ４ ” ５’ ′／”ヂ ５４５′θ４
Ｌ ４３′５・４５４＄２１！′Ｉ５ ２ ・３′６ ４
６ ８４ ４３’ ７ ４ ７ （′ＬＪ Ｊ
／ ２ ダ ３′ θ ４４３’６
’ヂ／／ ６７６ ｙ（ｂ）、層７６ ダＪ／ ５，
８ダ、／（Ｃ）りＩり
面図である。第２図（ａ）〜（Ｃ）は本発明の一実施例
を示す縦型ＰＮＰ）ランリスタを製造工程順に示す構造
断面図である。 ｌ・・・・・・Ｐ型基板、２・・・・・・Ｎ＋型型埋領
領域３゜３′・・・・・・戸型埋込領域、４・・・・・
・Ｎ十エピタキシャル層、５・５′・・・・・・Ｐ＋型
コレクタ領域及び戸型絶縁分離領域、６・・・・・・Ｐ
＋型エミッタ領域、７・・・・・・Ｎ＋＋ベース領域（
兼計型ベースコンタクト領域）８・・・・・・酸化膜、
９ ＋ １０ ＋ １１・・・・・・エミッタ・ベース
コレクタ各電極パターン ９− 兵／’［ ＋ ｓ／ ４ ” ５’ ′／”ヂ ５４５′θ４
Ｌ ４３′５・４５４＄２１！′Ｉ５ ２ ・３′６ ４
６ ８４ ４３’ ７ ４ ７ （′ＬＪ Ｊ
／ ２ ダ ３′ θ ４４３’６
’ヂ／／ ６７６ ｙ（ｂ）、層７６ ダＪ／ ５，
８ダ、／（Ｃ）りＩり
Claims (1)
- 一導電型半導体基板と、該半導体基板上に形成された他
の導電型のエピタキシャル層と、前記半導体基板と前記
エピタキシャル層との境界部分に゛形成された前記他の
導電型の第１埋込領域と、該８ｇｌ埋込領域と前記エピ
タキシャル層との境界部分に形成された前記−導電型の
第２埋込領域と、該第２埋込領域上のエピタキシャル層
部分に形成された前記−導電型の第１領域と、該第１領
域を取り囲むようにこれと離間して夕形成され前記第２
埋込領域と接する前記−導電型の第２領域とを有する半
導体装置において、前記第１領域に接してこれを取り囲
み、かつ前記エピタキシャル層に比して高＃度の前記他
の導電型の第３領域を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9381782A JPS58210672A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9381782A JPS58210672A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210672A true JPS58210672A (ja) | 1983-12-07 |
Family
ID=14092945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9381782A Pending JPS58210672A (ja) | 1982-06-01 | 1982-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974672A (ja) * | 1982-10-20 | 1984-04-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1982
- 1982-06-01 JP JP9381782A patent/JPS58210672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5974672A (ja) * | 1982-10-20 | 1984-04-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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