JPH03259533A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に。

横型（ラテラル）構造のバイポーラトランジスタを有す
る半導体集積回路装置に適用して有効な技術に関するも
のである。

〔従来の技術〕

本発明者が開発中の半導体集積回路装置は５ＥＰＴ（Ｓ
ｅｌｅｃｔｉｖｅ　Ｅｔｃｈｉｎｇ　ｏｆ　Ｐｏ１ｙ−
ｓｉｌｉｃｏｎ　Ｔｅｃｈｎｏｌｏｇｙ）構造を採用す
るバイポーラトランジスタで構成される。５ＥＰＴ構造
を採用するバイポーラトランジスタとしては高速性能が
高い縦型構造が主流である。

５ＥＰＴ構造を採用するバイポーラトランジスタはｎ型
エミッタ領域、Ｐ型真性ベース領域、ｎ型真性コレクタ
領域、ｎ型埋込コレクタ領域の夫々を順次縦型に配置し
たｎｐｎ型で構成される。

前記Ｐ型真性ベース領域の周囲にはそれと電気的に接続
されるｐ型グラフトベース領域が構成される。この５Ｅ
ＰＴ構造を採用するバイポーラトランジスタは、ｐ型グ
ラフトベース領域に対して、ベース引出用電極、ｐ型真
性ベース領域、エミッタ引出用電極、ｎ型エミッタ領域
の夫々を自己整台で形成できる。つまり、この５ＥＰＴ
構造を採用するバイポーラトランジスタは、製造プロセ
スでのマスク合せ余裕寸法を廃止し、各動作領域の占有
面積を縮小できるので、各動作領域に付加される寄生容
量を低減し、動作速度の高速化を図れる特徴がある。ま
た、５ＥＰＴ構造を採用するバイポーラトランジスタは
、各動作領域の占有面積を縮小できるので、集積度を向
上できる特徴がある。なお、前述のベース引出用電極、
エミッタ弓出用電極の夫々は多結晶珪素膜で形成される
。

前述の本発明者が開発中の半導体集積回路装置において
は、論理システムの回路構成を簡略化する目的で横型構
造のバイポーラトランジスタが組込まれる。この横型構
造のバイポーラトランジスタはｐｎｐ型で構成される。

横型構造のバイポーラトランジスタは、製造プロセスで
の製造工程数を低減するために、縦型構造の５ＥＰＴ構
造を採用するバイポーラトランジスタの製造プロセスを
利用して形成される６つまり、横型構造のバイポーラト
ランジスタのｎ型ベース領域は前述のｎ型真性コレクタ
領域を利用し同一製造工程で形成される。Ｐ型エミッタ
領域、ｐ型コレクタ領域の夫々は前述の真性ベース領域
を利用し同一製造工程で形成される。

なお、５ＥＰＴ構造を採用するバイポーラトランジスタ
については、例えば日経マイクロデバイセス、１９８５
年１１月号、第６６頁乃至第７８頁に記載される。

〔発明が解決しようとする課題〕

前記縦型構造の５ＥＰＴ構造を採用するバイポーラトラ
ンジスタのｎ型真性コレクタ領域は、ベース領域とコレ
クタ領域とのｐｎ接合部に付加される寄生容量を低減し
、高速性能を確保する目的で低い不純物濃度で形成され
る。横型構造のバイポーラトランジスタのベース領域は
、前記ｎ型真性コレクタ領域と同一製造工程で形成され
るので、同等の低い不純物濃度で形成される。このため
、横型構造のバイポーラトランジスタはコレクターエミ
ッタ間耐圧ＢＶｅｌ！。が低下するという問題があった
。

また、前記コレクターエミッタ間耐圧Ｂ　Ｖｅ、。

を向上するには、エミッタ領域とコレクタ領域とを離隔
すなわちベース幅寸法を増加することが考えられる。し
かしながら、このベース幅寸法の増加は、エミッタ接地
電流増幅率ｈ　Ｆ２を低下し、横型構造のバイポーラト
ランジスタの性能を低下するという問題を生じる。

また、前記ベース幅寸法の増加は、横型構造のバイポー
ラトランジスタの占有面積を増加し、集積度を低下する
という問題を生じる。

また、前記ベース幅寸法の増加は、横型構造のバイポー
ラトランジスタのベース領域に付加される寄生容量を増
加するので、周波数特性を劣化するという問題を生じる
。

本発明の目的は、横型構造のバイポーラトランジスタを
有する半導体集積回路装置において、前記横型構造のバ
イポーラトランジスタのエミッターコレクタ間耐圧を高
め、エミッタ接地電流増幅率ｈｌ’４を向上することが
可能な技術を提供することにある６ 本発明の他の目的は、前記目的を達成すると共に、動作
速度の高速化を図ることが可能な技術を提供することに
ある。

本発明の他の目的は、前記目的を達成すると共に、集積
度を向上することが可能な技術を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、前記
エミッタ接地電流増幅率ｈ　ＦＥの安定性を向上するこ
とが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）横型構造のバイポーラトランジスタを有する半導
体集積回路装置において、前記横型構造のバイポーラト
ランジスタのエミッタ領域とコレクタ領域との間に、前
記エミッタ領域側からコレク夕領域側に向って、前記エ
ミッタ領域及びコレクタ領域と反対導電型のベース領域
、このベース領域に比べて不純物濃度が低い真性領域の
夫々を順次配置する。

（２）前記構成（１）の横型構造のバイポーラトランジ
スタのベース領域は前記エミッタ領域の周囲に沿って構
成される。

〔作　　用〕

上述した手段（１）によれば、（Ａ）前記横型構造のバ
イポーラトランジスタのベース領域の不純物濃度を前記
真性領域に比べて高くし、エミッタ領域とベース領域と
のｐｎ接合部からコレクタ領域側に形成される空乏領域
の伸びを低減できるので、コレクターエミッタ領域間耐
圧ＢＶｅ８ｏを向上してベース幅寸法を小さくし、エミ
ッタ接地電流増幅率ｈＦ９を向上できる。この結果、横
型構造のバイポーラトランジスタの性能を向上できる。

（Ｂ）前記エミッタ接地電流増幅率ｈＦ５を向上できる
ので、横型構造のバイポーラトランジスタの占有面積を
縮小し、半導体集積回路装置の集積度を向上できる。（
Ｃ）前記コレクターエミッタ間耐圧ＢＶｅｇ０を向上し
てベース幅寸法を小さくできるので、横型構造のバイポ
ーラトランジスタの占有面積を縮小し、半導体集積回路
装置の集積度を向上できる。（Ｄ）前記ベース幅寸法を
小さくできるので、横型構造のバイポーラトランジスタ
の遮断周波数ｆＴを向上でき、半導体集積回路装置の動
作速度の高速化を図れる。（Ｅ）前記横型構造のバイポ
ーラトランジスタの占有面積を縮小し、各動作領域に付
加される寄生容量を低減できるので、横型構造のバイポ
ーラトランジスタの遮断周波数ｆＴ　を向上し、半導体
集積回路装置の動作速度の高速化を図れる。（Ｆ）前記
横型構造のバイポーラトランジスタのコレクタ領域とベ
ース領域との間に真性領域を介在し、このコレクタ領域
とベース領域との間のｐｎ接合耐圧を向上したので、コ
レクターエミッタ間耐圧ＢＶｅｌ：Ｏをさらに向上でき
る。

上述した手段（２）によれば、前記ベース領域が製造プ
ロセスでの合せずれでエミッタ領域に対してずれを生じ
ても、このずれの方向においてベース幅寸法が常時相殺
されるので、ベース幅寸法のばらつきを低減し、横型構
造のバイポーラトランジスタのエミッタ接地電流増幅率
ｈ　Ｆ、：を安定化できる。

以下、本発明の構成について、縦型構造の５ＥＰＴ構造
を採用するバイポーラトランジスタ及び横型構造のバイ
ポーラトランジスタを有する半導体集積回路装置に本発
明を適用した、一実施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例である半導体集積回路装置を第１図（
要部断面図）及び第２図（要部平面図）で示す。

第１図に示すように、半導体集積回路装置は単結晶珪素
からなるｐ−型半導体基板１を主体に構成される。この
Ｐ−型半導体基板１の素子形成領域側の主面にはｎ−型
エピタキシャル層２が構成される。

前記半導体集積回路装置は縦型構造の５ＥＰＴ構造を採
用するバイポーラトランジスタＶＴｒ及び横型構造の５
ＥＰＴ構造を採用するバイポーラトランジスタＨＴｒを
搭載する。

前記縦型構造の５ＥＰＴ構造を採用するバイポーラトラ
ンジスタＶ　Ｔ　ｒは、素子分離領域で周囲を規定され
た領域内において、ｐ−型半導体基板１の主面に構成さ
れる。すなわち、バイポーラトランジスタＶ　Ｔ　ｒは
ｎ型コレクタ領域、Ｐ型ベース領域、ｎ型エミッタ領域
の夫々を順次縦方向に配列したｎｐｎ型で構成される。

前記素子分離領域は主にｐ−型半導体基板１、素子分離
絶縁膜５及びｐ゛型半導体領域４で構成される。

前記ｎ型コレクタ領域はｎ−型真性コレクタ領域（ｎ−
型エピタキシャル層）２、ｎ＋型埋込コレクタ領域（グ
ラフトコレクタ領域）３及びコレクタ電位引上層ｎ゛型
半導体領域６で構成される。Ｐ型ベース領域はｐ型真性
ベース領域１４及びその周囲に設けられたｐ・型グラフ
トベース領域８で構成される。

ｎ型エミッタ領域はｎ゛゛半導体領域１６で構成される
。

前記ｎ型コレクタ領域のコレクタ電位引上用ｎ型ベース
領域６には層間絶縁膜１７に形成された接続孔１８を通
して配線１９が接続される。配線１９は例えばアルミニ
ウム又はアルミニウム合金（Ｓｉ。

Ｃｕ等が添加される）で形成される。

ｐ型ベース領域のｐ゛型ダグラフトベース領域８は符号
を付けない絶縁膜に形成されたベース開ロアを通してベ
ース引出用電極９が接続される。ベース引出用電極９は
Ｐ型不純物が導入された多結晶珪素膜で形成されるにの
ベース引出用電極９はｐ゛型ダグラフトベース領域８対
して自己整合で接続される。ベース引出用電極９には接
続孔１８を通して配線１９が接続される。

ｎ型エミッタ領域であるｎ°型半導体領域１６には眉間
絶縁膜１０に形成された接続孔１１．絶縁膜１２で周囲
を規定されたエミッタ開口１３の夫々を通してエミッタ
引出用電極１５が接続される。エミッタ引出用電極１５
はｎ型不純物が導入された多結晶珪素膜で形成される。

ｎ゛゛半導体領域１６はエミッタ引出用電極１５に導入
されたｎ型不純物をｐ型真性ベース領域１４にドライブ
イン拡散することにより形成される。つまり、エミッタ
引出用電極１５はｎ″″型半導体領域１６に対して自己
整合で接続される。エミッタ引出用電極１５には接続孔
１８を通して配線１９が接続される。

この縦型構造の５ＥＰＴ構造を採用するバイポーラトラ
ンジスタＶ　Ｔ　ｒは、前記ｐ゛型ダグラフトベース領
域に対して、ベース引出用電極９、ｐ型真性ベース領域
１４、エミッタ引出用電極１５、ｎ゛゛半導体領域１６
の夫々が自己整合で構成される。

前記横型構造の５ＥＰＴ構造を採用するバイポーラトラ
ンジスタＨＴｒは、素子分離領域で周囲を規定された領
域内において、ｐ−型半導体基板１の主面に構成される
。すなわち、バイポーラトランジスタＨＴｒは主にＰ型
コレクタ領域（Ｃ）、　ｎ型ベース領域（Ｂ）、Ｐ型半
導体領域（Ｅ）の夫々を順次横方向に配列したｐｎｐ型
で構成される。

前記ｎ型エミッタ領域はＰ゛゛半導体領域８で構成され
る。このＰ゛゛半導体領域８は前述の縦型構造のバイポ
ーラトランジスタＶＴｒのｐ゛型ダグラフトベース領域
８同一製造工程で形成される。第２図に示すように、ｎ
型エミッタ領域であるｐ・型半導体領域８の平面形状は
、リング形状で構成され、具体的には六角形をなすリン
グ形状で構成される。ｎ型エミッタ領域であるｐ゛゛半
導体領域８はエミッタ引出用電極９を介して配線１９が
接続される。

ｎ型ベース領域は主にｎ゛゛半導体領域２０、ｎ−型真
性ベース領域（ｎ−型エピタキシャル層）２、ｎ・型埋
込ベース領域３、ベース電位引上用ｎ゛型半導体領域６
で構成される。前記ｎ゛゛半導体領域２０は、ｎ型ベー
ス領域の実質的な動作領域として作用し。

ｎ−型真性ベース領域２に比べて高い不純物濃度で構成
される。このｎ゛゛半導体領域２０は、ｎ型エミッタ領
域とｐ型コレクタ領域との間において（ベース幅方向に
おいて）、ｎ型エミッタ領域側に配置される。ｎ゛゛半
導体領域２０の平面形状は、第２図に示すように、ｎ型
エミッタ領域の周囲に沿って六角形のリング形状で構成
され、ｎ型エミッタ領域の相似形状で構成される。この
ｎ゛゛半導体領域８とＰ型コレクタ領域との間には前述
のｎ−型真性ベース領域２が介在される。ｎ−型真性ベ
ース領域２は、低不純物濃度に設定されているので、実
際にはコレクタ領域として作用する。このｎ−型真性ベ
ース領域２も同様に平面形状が六角形のリング形状で構
成される。ｎ型ベース領域のベース電位引上用ｎ゛型半
導体領域６には配線工９が接続される。

Ｐ型コレクタ領域はＰ゛゛半導体領域８で構成される。

このｐ゛゛半導体領域８は前述の縦型構造のバイポーラ
トランジスタＶＴｒのｐ９型グラフトベース領域８と同
一製造工程で形成される。第２図に示すように、ｐ型コ
レクタ領域であるｐ・型半導体領域８の平面形状は、ｎ
型真性ベース領域の周囲に沿ってそれに相似形状の六角
形をなすリング形状で構成される。このｐ型コレクタ領
域であるＰ゛゛半導体領域８はコレクタ引出用電極９を
介して配線１９が接続される。

この横型構造の５ＥＰＴ構造を採用するバイポーラトラ
ンジスタＨＴｒは、ｐ型エミッタ領域であるｐ゛゛半導
体領域８に対してエミッタ引出用電極９、ｐ型ベース領
域であるＰ°型半導体領域８に対してコレクタ引出用電
極９の夫々が自己整合で形成される。

次に、前述の半導体集積回路装置の製造方法について、
第３図及び第４図（各製造工程毎に示す要部断面図）を
用いて説明する。なお、５ＥＰＴ構造を採用するバイポ
ーラトランジスタの製造方法については特願昭６３−１
７５６００号に記載されているので、本実施例は簡単に
説明する。

まず、ｐ−型半導体基板１の主面上にｎ−型エピタキシ
ャル層２を積層する（第１図参照）。この工程とほぼ同
一製造工程で、ｐ−型半導体基板１とｎ−型エピタキシ
ャル層２との間の活性領域にｎ゛゛埋込コレクタ領域３
及びｎ゛゛埋込ベース領域３、非活性領域に埋込型のｐ
゛゛半導体領域４の夫々を形成する。

次に、前記ｎ−型エピタキシャル層２の非活性領域の主
面上に素子分離絶縁膜５を形成する。素子分離絶縁膜５
は周知の選択酸化法で形成する。

次に、ｎ−型エピタキシャル層２の縦型構造のバイポー
ラトランジスタＶＴｒの形成領域の主面部にコレクタ電
位側上用ｎ型ベース領域６、横型構造のバイポーラトラ
ンジスタＨＴｒの形成領域にベース電位用上用ｎ型ベー
ス領域６の夫々を形成する。

次に、第３図に示すように、ｎ−型エピタキシャル層２
の縦型構造のバイポーラトランジスタＶＴｒの形成領域
の主面部にｐ゛型ダグラフトベース領域８形成すると共
に、ベース開ロアを通して接続されるベース引出用型［
ｉ＋９を形成する。この製造工程と同一製造工程で、ｎ
−型エピタキシャル層２の横型構造のバイポーラトラン
ジスタＨＴ　ｒの形成領域の主面部にｐ・型半導体領域
８でｐ型エミッタ領域Ｅ、Ｐ型コレクタ領域Ｃの夫々を
形成すると共に、エミッタ開ロアを通して接続されるエ
ミッタ引出用電極９、コレクタ開ロアを通して接続され
るコレクタ引出用電極９の夫々を形成する。

次に、前記ベース引出用電極９、エミッタ引出用電極９
、コレクタ引出用電極９の夫々の上部を含む基板全面に
不純物導入マスク２１を形成する。

この不純物導入マスク２１は横型構造のバイポーラトラ
ンジスタＨＴｒのｎ型ベース領域の形成領域に開口を有
する。不純物導入マスク２１は例えばフォトリングラフ
ィ技術で形成したフォトレジスト膜で形成する。

次に、第４図に示すように、前記不純物導入マスク２１
を使用し、イオン打込み法でｎ型不純物２０ｎをｎ−型
エピタキシャル層（ｎ型ベース領域）２の主面部に導入
し、ｎ゛゛ベース領域２０を形成する。

ｎ゛゛ベース領域２０は、Ｐ型ベース領域（ｐ”型半導
体領域８）、不純物導入マスク２１の夫々が製造プロセ
スにおいてマスク合せずれを生じるので。

ｐ型エミッタ領域に対してずれを生じる。ところが、前
述の第２図に示すように、ｐ型エミッタ領域（ｐ”型半
導体領域８）、　ｎ”型ベース領域２０の夫々の平面形
状がリング形状で構成されるので、ｐ型エミッタ領域、
ｎ゛゛ベース領域２０の夫々のずれ量は合せずれの方向
において相殺される。例えば、第２図に示すように、ｐ
型エミッタ領域に対して図中上側にｎ゛゛ベース領域２
０がずれた場合、ｎ゛゛ベース領域２０の上側はずれ量
に相当する分増加されたベース幅寸法Ｗ、Ｌ　　となる
が、ｎ゛゛ベース領域２０の下側はずれ量に相当する分
減少されたベース幅寸法Ｗ８Ｓ　となり、結果的にはｎ
゛゛ベース領域２０のベース幅寸法は均一化される。

このｎ°型ベース領域２０を形成する工程により。

横型構造の５ＥＰＴ構造を採用するバイポーラトランジ
スタＨＴｒはほぼ完成する。

次に、前記不純物導入マスク２１を除去し、縦型構造の
バイポーラトランジスタＶＴｒの形成領域において、Ｐ
型真性ベース領域１４．エミッタ引出用電極１５、ｎ型
エミッタ領域であるｎ゛゛半導体領域１６の夫々を順次
形成する。このｎ゛゛半導体領域１６を形成する工程に
より、縦型構造の５ＥＰＴ構造を採用するバイポーラト
ランジスタＶＴｒはほぼ完成する。

次に、眉間絶縁膜１７．接続孔１８、配線１９の夫々を
順次形成することにより、本実施例の半導体集積回路装
置は完成する。

このように、横型構造の５ＥＰＴ構造を採用するバイポ
ーラトランジスタＨＴｒを有する半導体集積回路装置に
おいて、前記横型構造のバイポーラトランジスタＨＴｒ
のｐ型エミッタ領域（ｐ”型半導体領域８）とｐ型コレ
クタ領域（ｐ”型半導体領域８）との間に、前記ｐ型エ
ミッタ領域側からｐ型コレクタ領域側に向って、前記Ｐ
型エミッタ領域及びＰ型ベース領域と反対導電型のｎ゛
型ベース領域２０、このｎ゛型ベース領域２０に比べて
不純物濃度が低いｎ型真性ベース領域２の夫々を順次配
置する。この構成により、（Ａ）前記横型構造のバイポ
ーラトランジスタＨＴｒのｎ゛型ベース領域２０の不純
物濃度を前記ｎ型真性ベース領域２に比べて高くし、ｐ
型エミッタ領域とｎ・型ベース領域とのｐｎ接合部から
ｐ型コレクタ領域側に形成される空乏領域の伸びを低減
できるので、コレクターエミッタ領域間耐圧ＢＶＣｅＯ
を向上してベース幅寸法を小さくし、エミッタ接地電流
増幅率り、６を向上できる。この結果、横型構造のバイ
ポーラトランジスタＨＴｒの性能を向上できる。（Ｂ）
前記エミッタ接地電流増幅率ｈ　ｐｃを向上できるので
、横型構造のバイポーラトランジスタＨＴｒの占有面積
を縮小し、半導体集積回路装置の集積度を向上できる。

（Ｃ）前記コレクターエミッタ間耐圧Ｂ　Ｖｅ、ｏ　を
向上してベース幅寸法を小さくできるので、横型構造の
バイポーラトランジスタＨＴｒの占有面積を縮小し、半
導体集積回路装置の集積度を向上できる。（Ｄ）前記ベ
ース幅寸法を小さくできるので、横型構造のバイポーラ
トランジスタＨＴｒの遮断周波数ｆ７を向上でき、半導
体集積回路装置の動作速度の高速化を図れる。

（Ｅ）前記横型構造のバイポーラトランジスタＨＴｒの
占有面積を縮小し、各動作領域に付加される寄生容量を
低減できるので、横型構造のバイポーラトランジスタＨ
Ｔｒの遮断周波数ｆ７を向上し、半導体集積回路装置の
動作速度の高速化を図れる。（Ｆ）前記横型構造のバイ
ポーラトランジスタＨＴｒのｐ型コレクタ領域とｎ“型
ベース領域２０との間にｎ型真性ベース領域（実際はコ
レクタとして作用）２を介在し、このｐ型コレクタ領域
とｎ゛型ベース領域２０との間のｐｎ接合耐圧を向上し
たので、コレクターエミッタ間耐圧ＢＶ、ｏをさらに向
上できる。

また、前述の横型構造のバイポーラトランジスタＨＴ　
ｒのｎ゛型ベース領域２０は前記Ｐ型エミッタ領域（ｐ
”型半導体領域８）の周囲に沿って構成される。つまり
、ｎ゛型ベース領域２０はｐ型エミッタ領域の周囲にそ
の相似形状で構成される。この構成により、前記ｎ゛型
ベース領域２０が製造プロセスでの合せずれでＰ型エミ
ッタ領域に対してずれを生じても、このずれの方向にお
いてベース幅寸法が常時相殺されるので、ベース幅寸法
のばらつきを低減し、横型構造のバイポーラトランジス
タＨＴｒのエミッタ接地電流増幅率ｈｐｅを安定化でき
る。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前記横型構造のバイポーラトランジ
スタＨＴｒのｐ型エミッタ領域、ｎ４型ベース領域２０
の夫々の平面形状を円形状或は方形状で構成してもよい
。

また、本発明は、Ｓ　Ｓ　Ｔ　（Ｓ　ｕｐｅｒ　Ｓ　ｅ
ｌｆ−ａｌｉｇｎｅｄ　Ｔｅｃｈｎｏｌｏｇｙ）構造を
採用するバイポーラトランジスタを有する半導体集積回
路装置等、バイポーラトランジスタを有する半導体集積
回路装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

横型構造のバイポーラトランジスタを有する半導体集積
回路装置において、前記横型構造のバイポーラトランジ
スタのエミッターコレクタ間耐圧を高め、エミッタ接地
電流増幅率ｈ　ｖｅを向上することができる。

前記効果の他に、動作速度の高速化を図ることができる
。

前記効果の他に、集積度を向上することができる。

前記効果の他に、前記エミッタ接地電流増幅率ｈ２Ｅの
安定性を向上することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例である半導体集積回路装置
の要部断面図、 第２図は、前記半導体集積回路装置の要部平面図。 第３図及び第４図は、前記半導体集積回路装置の製造方
法を説明するための各製造工程毎に示す要部断面図であ
る。 図中、２・・・ｎ−型エピタキシャル層、８・・・ｐ゛
型半導体領域（エミッタ領域、コレクタ領域）、２０・
・・ｎ゛型半導体領域（ベース領域）、ＨＴｒ、ＶＴｒ
・・・バイポーラトランジスタである。

Claims (2)

【特許請求の範囲】
1. １．横型構造のバイポーラトランジスタを有する半導体
   集積回路装置において、前記横型構造のバイポーラトラ
   ンジスタのエミッタ領域とコレクタ領域との間に、前記
   エミッタ領域側からコレクタ領域側に向って、前記エミ
   ッタ領域及びコレクタ領域と反対導電型のベース領域、
   このベース領域に比べて不純物濃度が低い真性領域の夫
   々を順次配置したことを特徴とする半導体集積回路装置
   。
2. ２．前記横型構造のバイポーラトランジスタのベース領
   域は前記エミッタ領域の周囲に沿って構成されたことを
   特徴とする請求項１に記載の半導体集積回路装置。