KR19990002164A - 바이폴라 트랜지스터 및 그 제조 방법 - Google Patents

Abstract

바이폴라 트랜지스터 및 그 제조 방법이 개시되어 있다. 상기 바이폴라 트랜지스터는 제1 도전형의 반도체 기판, 컬렉터 저항을 감소시키기 위해 상기 기판의 상부에 형성된 고농도의 제2 도전형 매몰층, 상기 매몰층을 포함한 기판의 상부에 형성된 제2 도전형의 에피층, 상기 에피층의 표면에 형성되어 상기 기판과 전기적으로 격리되는 제2 도전형의 아일랜드를 정의하는 제1 도전형의 격리 영역, 상기 에피층의 표면에 형성된 제1 도전형의 베이스 영역, 상기 에피층의 상부에 형성된 고농도의 제2 도전형 불순물로 도핑된 에미터 폴리실리콘층, 상기 에피층의 상부에서 컬렉터 형성 영역을 제외한 영역을 둘러싸도록 형성된 고농도의 제2 도전형 불순물로 도핑된 컬렉터 폴리실리콘층, 및 상기 에미터 폴리실리콘층 및 컬렉터 폴리실리콘층 하부의 상기 에피층의 표면에 형성된 고농도의 제2 도전형 에미터 영역 및 컬렉터 영역을 포함한다. 따라서, 제2 도전형의 tub 층을 형성하지 않고도 베이스 영역과 격리 영역 간의 내압을 유지할 수 있고, 반전 효과를 최소화할 수 있다.

Description

바이폴라 트랜지스터 및 그 제조 방법

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 베이스 영역과 격리 영역(isolation region) 간의 내압을 유지하면서 반전(inversion) 효과를 최소화할 수 있는 바이폴라 트랜지스터 및 그 제조 방법에 관한 것이다.

바이폴라 트랜지스터는 전자와 정공(hole)이 모두 캐리어(carrier)로 작용하여 전자와 정공 양쪽의 이동에 의하여 동작하는 전자 소자를 말한다. 즉, 바이폴라 트랜지스터는 두 개의 pn 접합(junction)을 갖는 전자 소자로서, 에미터(emitter), 베이스(base) 및 컬렉터(collector)의 세 개의 소자 영역을 갖는다. 상기한 두 개의 pn 접합은 에미터-베이스 접합과 컬렉터-베이스 접합으로 불리워지며, 인접한 접합의 바이어스 변화에 의한 pn 접합에서의 전류 흐름의 변조를 바이폴라-트랜지스터 액션(bipolar transistor action)이라고 한다.

여기서, 상기 에미터와 컬렉터가 n형으로 도핑되고 베이스가 p형으로 도핑된 소자를 npn 바이폴라 트랜지스터라 하며, 이에 반대되는 도핑 형상을 갖는 소자를 pnp 바이폴라 트랜지스터라 한다. 최근에는 전류 이득(current gain)을 증가시키기 위하여 바이폴라 트랜지스터의 에미터 및 컬렉터를 불순물이 도핑된 폴리실리콘을 이용하여 형성하는 방법이 널리 사용되고 있다.

도 1은 종래 방법에 의한 폴리실리콘 에미터 및 폴리실리콘 컬렉터를 갖는 npn 바이폴라 트랜지스터의 측면도이다.

도 1을 참조하면, 종래의 npn 바이폴라 트랜지스터는 p^-실리콘 기판(10), 컬렉터 콘택으로부터 트랜지스터의 액티브 부위까지 저저항 경로를 제공하여 컬렉터 저항(Rc)을 감소시키기 위해 상기 p^-기판(10)의 상부에 형성된 n⁺매몰층(buried layer)(12), 상기 n⁺매몰층(12)을 포함한 기판(10)의 상부에 형성된 n형 에피층(epitaxial layer)(14), 상기 n형 에피층(14)의 표면에 형성되어 상기 p형 기판(10)과 전기적으로 격리된 반도체 영역인 n형 아일랜드(island)를 정의하는 p형 격리 영역(16), 컬렉터 저항을 감소시키기 위하여 고농도의 n형 불순물을 컬렉터 콘택 형성 영역의 하부에서 상기 n⁺매몰층(12)까지 확산시켜 형성된 n⁺싱크(sink) 영역(18), 상기 n형 에피층(14)의 표면에 이온 주입 및 확산 공정으로 형성된 p형 고유 베이스 영역(intrinsic base region)(20) 및 p형 부대 베이스 영역(extrinsic base region)(22), 상기 n형 에피층(14)의 상부에 각각 형성된 n⁺형으로 도핑된 에미터 폴리실리콘층(24) 및 컬렉터 폴리실리콘층(26), 그리고 상기 n⁺형으로 도핑된 에미터 폴리실리콘층(24) 및 컬렉터 폴리실리콘층(26) 내의 불순물이 외확산(out-diffusion)되어 형성된 n⁺에미터 영역(28) 및 n⁺컬렉터 영역(30)을 포함한다.

상술한 구조를 갖는 종래의 npn 바이폴라 트랜지스터에서는 베이스 영역과 격리 영역 간의 내압 증가 및 베이스 금속으로 인한 반전을 방지하기 위하여 베이스 영역과 격리 영역 간의 디자인 룰(design rule)을 증가시키거나 상기 베이스 영역과 격리 영역 간에 저농도로 형성된 n^-tub 층(도시되지 않음)을 삽입하는 방법을 사용하고 있다.

그러나, 전자의 방법은 바이폴라 집적 회로의 집적도를 저하시키게 되고, 후자의 방법은 n^-tub 층을 형성하는 공정이 추가된다는 문제가 있다.

따라서, 본 발명은 상술한 종래 방법의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 베이스 영역과 격리 영역 간의 내압을 유지하면서 반전 효과를 최소화할 수 있는 바이폴라 트랜지스터를 제공하는데 있다.

본 발명의 다른 목적은 상기 바이폴라 트랜지스터를 제조하는데 특히 적합한 바이폴라 트랜지스터의 제조 방법을 제공하는데 있다.

도 1은 종래 방법에 의한 npn 바이폴라 트랜지스터의 측면도이다.

도 2는 본 발명에 의한 npn 바이폴라 트랜지스터의 측면도이다.

도면의 주요 부분에 대한 부호의 설명

100 : p^-실리콘 기판102 : n⁺매몰층

104 : n형 에피층106 : p형 소자분리 영역

108 : n⁺싱크 영역

110 : p형 고유 베이스 영역112 : p형 부대 베이스 영역

114 : 에미터 폴리실리콘층116 : 컬렉터 폴리실리콘층

118 : n⁺에미터 영역120 : n⁺컬렉터 영역

상기 목적을 달성하기 위하여 본 발명은,

제1 도전형의 반도체 기판; 컬렉터 저항을 감소시키기 위해 상기 기판의 상부에 형성된 고농도의 제2 도전형 매몰층; 상기 매몰층을 포함한 기판의 상부에 형성된 제2 도전형의 에피층; 상기 에피층의 표면에 형성되어 상기 기판과 전기적으로 격리되는 제2 도전형의 아일랜드를 정의하는 제1 도전형의 격리 영역; 상기 에피층의 표면에 형성된 제1 도전형의 베이스 영역; 상기 에피층의 상부에 형성된 고농도의 제2 도전형 불순물로 도핑된 에미터 폴리실리콘층; 상기 에피층의 상부에서 컬렉터 형성 영역을 제외한 영역을 둘러싸도록 형성된 고농도의 제2 도전형 불순물로 도핑된 컬렉터 폴리실리콘층; 및 상기 에미터 폴리실리콘층 및 컬렉터 폴리실리콘층 하부의 상기 에피층의 표면에 형성된 고농도의 제2 도전형 에미터 영역 및 컬렉터 영역을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터를 제공한다.

상기 다른 목적을 달성하기 위하여 본 발명은,

제1 도전형의 반도체 기판의 상부에, 컬렉터 저항을 감소시키기 위해 고농도의 제2 도전형 매몰층을 형성하는 단계; 상기 매몰층을 포함한 기판의 상부에 제2 도전형의 에피층을 형성하는 단계; 상기 에피층의 표면에 제1 도전형의 격리 영역을 형성하여, 상기 기판과 전기적으로 격리되는 제2 도전형의 아일랜드를 정의하는 단계; 상기 에피층의 표면에 제1 도전형의 베이스 영역을 형성하는 단계; 상기 에피층의 상부에 고농도의 제2 도전형 불순물로 도핑된 에미터 폴리실리콘층을 형성함과 동시에, 컬렉터 형성 영역을 제외한 영역을 둘러싸도록 고농도의 제2 도전형 불순물로 도핑된 컬렉터 폴리실리콘층을 형성하는 단계; 및 상기 에미터 폴리실리콘층 및 컬렉터 폴리실리콘층으로부터 상기 고농도의 제2 도전형 불순물을 외확산시켜 상기 에피층의 표면에 고농도의 제2 도전형 에미터 영역 및 컬렉터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법을 제공한다.

본 발명은 n⁺컬렉터 폴리실리콘층을 컬렉터 영역을 제외한 영역, 즉 p형 베이스 영역과 p형 격리 영역 사이를 둘러싸도록 형성함으로써, n^-tub 층을 형성하지 않고도 종래의 바이폴라 트랜지스터에서 얻어지는 베이스 영역과 격리 영역 간의 거리를 유지할 수 있다. 따라서, 집적도를 증가시키지 않고 베이스 영역과 격리 영역 간의 내압을 유지할 수 있으며, 반전 효과를 최소화할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 2는 본 발명에 의한 npn 바이폴라 트랜지스터의 측면도이다.

도 2를 참조하면, 본 발명에 의한 npn 바이폴라 트랜지스터는 p^-실리콘 기판(100), 컬렉터 콘택으로부터 트랜지스터의 액티브 부위까지 저저항 경로를 제공하여 컬렉터 저항(Rc)을 감소시키기 위해 상기 p^-기판(100)의 상부에 형성된 n⁺매몰층(102), 상기 n⁺매몰층(102)을 포함한 p형 기판(100)의 상부에 형성된 n형 에피층(104), 상기 n형 에피층(104)의 표면에 형성되어 상기 p형 기판(100)과 전기적으로 격리된 n형 아일랜드를 정의하는 p형 격리 영역(106), 컬렉터 저항을 감소시키기 위하여 고농도의 n형 불순물을 컬렉터 콘택 형성 영역의 하부에서 상기 n⁺매몰층(102)에 도달할 때까지 확산시켜 형성된 n⁺싱크 영역(108), 상기 n형 에피층(104)의 표면에 이온 주입 및 확산 공정으로 형성된 p형 고유 베이스 영역(110) 및 p형 부대 베이스 영역(112), 상기 n형 에피층(104)의 상부에 형성된 n⁺형으로 도핑된 에미터 폴리실리콘층(114), 상기 n형 에피층(104)의 상부에서 컬렉터 형성 영역 이외의 영역, 즉 p형 베이스 영역(110)과 p형 격리 영역(106) 사이를 둘러싸도록 형성된 n⁺형으로 도핑된 컬렉터 폴리실리콘층(116), 그리고 상기 n⁺형으로 도핑된 에미터 폴리실리콘층(114) 및 컬렉터 폴리실리콘층(116) 내의 불순물이 외확산되어 형성된 n⁺에미터 영역(118) 및 n⁺컬렉터 영역(120)을 포함한다.

이하, 도 2를 참조하여 본 발명에 의한 npn 바이폴라 트랜지스터의 제조 방법을 상세히 설명하고자 한다.

먼저, p^-실리콘 기판(100)을 준비한 후, 컬렉터 콘택으로부터 트랜지스터의 액티브 부위까지 저저항 경로를 제공하여 컬렉터 저항(Rc)을 감소시키기 위해 상기 p^-기판(100)의 상부에 n⁺매몰층(102)을 형성한다. 바람직하게는, 상기 n⁺매몰층(102)은 확산 또는 이온 주입 공정에 의해 형성된다.

이어서, 상기 n⁺매몰층(102)을 포함한 p형 기판(100)의 상부에 n형 에피층(104)을 성장시킨다. 상기 n형 에피층(104)의 표면에 예컨대 p형 불순물을 프리데포지션(predeposition)하고 이를 드라이브-인(drive-in)하여 p형 격리 영역(106)을 형성한다. 그 결과, 상기 p형 기판(100)과 전기적으로 격리되는 n형 아일랜드가 형성된다. 바람직하게는, 상기 p형 격리 영역(106)은 역 바이어스된(reverse-biased) pn 접합을 형성시켜 컬렉터 영역들을 서로 격리시키는 역할을 한다.

이어서, 컬렉터 저항을 감소시키기 위하여 고농도의 n형 불순물을 컬렉터 콘택 형성 영역의 하부에서 상기 n⁺매몰층(102)에 도달할 때까지 확산시켜 n⁺싱크 영역(108)을 형성한다. 다음에, 상기 n형 에피층(104)의 표면에 p형 불순물을 이온 주입하고 확산시켜 p형 고유 베이스 영역(110) 및 p형 부대 베이스 영역(112)을 순차적으로 형성한다.

이어서, 사진 공정을 통해 상기 n형 에피층(104)에 있어서 에미터 콘택 영역 이 형성될 부위를 오픈시킨다. 이때, 컬렉터 콘택 영역도 함께 오픈된다. 다음에, 상기 결과물의 상부에 폴리실리콘층을 증착하고 그 전면에 고농도의 n형 불순물을 이온 주입함으로써 n⁺형으로 도핑된 폴리실리콘층을 형성한다. 이어서, 사진식각 공정을 통해 상기 폴리실리콘층을 패터닝하여 n⁺에미터 폴리실리콘층(114) 및 n⁺컬렉터 폴리실리콘층(116)을 형성한다. 이때, 상기 n⁺컬렉터 폴리실리콘층(116)은 컬렉터 형성 영역 이외의 영역, 즉 p형 베이스 영역(110)과 p형 격리 영역(106) 사이를 둘러싸도록 패터닝된다.

이어서, 어닐링(annealing) 공정을 통해 상기 n⁺형으로 도핑된 에미터 폴리실리콘층(114) 및 컬렉터 폴리실리콘층(116) 내의 불순물을 상기 n형 에피층(104)의 표면으로 외확산시켜 n⁺에미터 영역(118) 및 n⁺컬렉터 영역(120)을 형성한다.

다음에, 상기 결과물의 전면에 절연층(도시되지 않음)을 형성한 후, 사진식각 공정을 상기 절연층을 식각하여 상기 n⁺에미터 폴리실리콘층(114), n⁺컬렉터 폴리실리콘층(116) 및 p형 베이스 영역(110)을 각각 노출시키는 콘택홀들(도시되지 않음)을 형성한다. 이어서, 상기 결과물의 전면에 알루미늄과 같은 금속을 증착한 후, 이를 사진식각 공정으로 패터닝함으로써 상기 콘택홀들을 통해 n⁺에미터 폴리실리콘층(114), n⁺컬렉터 폴리실리콘층(116) 및 p형 베이스 영역(110)에 각각 접속되는 금속 배선층(도시되지 않음)을 형성한다.

상술한 바와 같이 본 발명에 의한 바이폴라 트랜지스터에 의하면, n⁺컬렉터 폴리실리콘층을 컬렉터 영역을 제외한 영역, 즉 p형 베이스 영역과 p형 격리 영역 사이를 둘러싸도록 형성함으로써, n^-tub 층을 형성하지 않고도 종래의 바이폴라 트랜지스터에서 얻어지는 베이스 영역과 격리 영역 간의 거리를 유지할 수 있다.

따라서, 집적도를 증가시키지 않고 베이스 영역과 격리 영역 간의 내압을 유지할 수 있으며, 반전 효과를 최소화할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (2)

1. 제1 도전형의 반도체 기판;

   컬렉터 저항을 감소시키기 위해 상기 기판의 상부에 형성된 고농도의 제2 도전형 매몰층;

   상기 매몰층을 포함한 기판의 상부에 형성된 제2 도전형의 에피층;

   상기 에피층의 표면에 형성되어 상기 기판과 전기적으로 격리되는 제2 도전형의 아일랜드를 정의하는 제1 도전형의 격리 영역;

   상기 에피층의 표면에 형성된 제1 도전형의 베이스 영역;

   상기 에피층의 상부에 형성된 고농도의 제2 도전형 불순물로 도핑된 에미터 폴리실리콘층;

   상기 에피층의 상부에서 컬렉터 형성 영역을 제외한 영역을 둘러싸도록 형성된 고농도의 제2 도전형 불순물로 도핑된 컬렉터 폴리실리콘층; 및

   상기 에미터 폴리실리콘층 및 컬렉터 폴리실리콘층 하부의 상기 에피층의 표면에 형성된 고농도의 제2 도전형 에미터 영역 및 컬렉터 영역을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터.
2. 제1 도전형의 반도체 기판의 상부에, 컬렉터 저항을 감소시키기 위해 고농도의 제2 도전형 매몰층을 형성하는 단계;

   상기 매몰층을 포함한 기판의 상부에 제2 도전형의 에피층을 형성하는 단계;

   상기 에피층의 표면에 제1 도전형의 격리 영역을 형성하여, 상기 기판과 전기적으로 격리되는 제2 도전형의 아일랜드를 정의하는 단계;

   상기 에피층의 표면에 제1 도전형의 베이스 영역을 형성하는 단계;

   상기 에피층의 상부에 고농도의 제2 도전형 불순물로 도핑된 에미터 폴리실리콘층을 형성함과 동시에, 컬렉터 형성 영역을 제외한 영역을 둘러싸도록 고농도의 제2 도전형 불순물로 도핑된 컬렉터 폴리실리콘층을 형성하는 단계; 및

   상기 에미터 폴리실리콘층 및 컬렉터 폴리실리콘층으로부터 상기 고농도의 제2 도전형 불순물을 외확산시켜 상기 에피층의 표면에 고농도의 제2 도전형 에미터 영역 및 컬렉터 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터의 제조 방법.