KR940010913B1 - 고내압 바이폴라 트랜지스터 및 그 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000002955 isolation Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 7
- 150000004767 nitrides Chemical class 0.000 claims abstract description 7
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 3
- 230000015556 catabolic process Effects 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims 3
- 239000004642 Polyimide Substances 0.000 claims 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 claims 1
- 229920001721 polyimide Polymers 0.000 claims 1
- 229910052722 tritium Inorganic materials 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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Abstract
내용 없음.
Description
제 1 도는 종래 고내압 바이폴라 트랜지스터의 구조를 나타낸 수직단면도.
제 2 도는 제 1 도에 도시한 종래 고내압 바이폴라 트랜지스터의 등가회로도.
제 3 도는 제 1 도에 도시한 바이폴라 트랜지스터를 개량한 종래 고내압 바이폴라 트랜지스터의 구조를 나타낸 수직단면도.
제 4a~m 도는 본 발명에 따른 고내압 바이폴라 트랜지스터의 제조공정을 나타낸 단면도이다.
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 소자의 고내압 특성을 향상시킨 고내압 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
일반적으로 종래 고내압 바이폴라 트랜지스터를 제조하는 방법을 보면, 제 1 도에 도시한 바와 같이 아이솔레이션은 싱글 아이솔레이션(Single isolation)을 사용하는데, 이는 수평으로 확산되는 양이 많아서 칩 크기를 줄이려는 취지에 부합되지 않으며, 확산시간이 많이 걸리는 결점이 있다.
또, 제 1 도의 P+분리영역(4)과 N-영역(2) 및 P형 베이스영역(7) 사이에 원하지 않는 기생 PNP 트랜지스터가 발생하는 결점이 대두되며, 이러한 기생 PNP 트랜지스터를 제 2 도의 등가회로도에 도시하였다.
이와 같은 문제점을 개선하고자 최근에는 제 3 도에 도시한 바와 같이 아이솔레이션시에는 더블 아이솔레이션(DOUBLE ISOLATION ; 4')을 이용해서 수평으로 확산되는 확산양을 감소시켜 칩 크기를 줄이고, 표면 역전현상으로 인해 생기는 기생 PNP 트랜지스터의 발생을 방지하고자 N+가드링(Guardring ; 5)을 형성시키고 있으나, N+가드링영역 자체에도 수평확산이 일어나 칩면적의 대폭적인 감소는 기대하기 어렵고, 더블 아이솔레이션(4' ; P형 영역과 P+영역)형성시에 마스크가 추가됨에 따라 제조 공정이 매우 복작해지는 문제점이 발생하게 된다.
본 발명은 상기한 종래 고내압 바이폴라 트랜지스터가 갖는 문제점들을 개선하기 위해 발명한 것으로서, P형 에피층을 P형 바닥층(P-bottom layer)으로 이용하고 N형 에피층을 농도와 두께가 서로 다른 3가지층으로 각각 성장시켜 액티브 소자들의 고내압 특성을 향상시키고, N+가드링 대신에 도핑안된 폴리실리콘을 이용하여 기생 트랜지스터의 전기적 특성을 제거하며, 접합 깊이가 짧은 아이솔레이션 영역을 형성한 고내압 바이폴라 트랜지스터를 제공함에 그 목적이 있다.
이하, 본 발명에 따른 고내압 바이폴라 트랜지스터의 제조공정을 첨부한 도면을 참조하여 상세하게 설명한다.
제 4a~m 도는 본 발명 고내압 바이폴라 트랜지스터의 제조공정 순서를 나타낸 단면도로서, 먼저 실리콘기판(1) 상부에 열산화법으로 산화막(9)을 형성하고 고농도의 N+영역을 형성하기 위해 패터닝하여 창을 연후 비소(As) 또는 안티몬(Sb)을 에너지 50~80kev, 도우즈(dose) 1E15~5E15/㎠의 조건으로 이온주입하여 N+영역(6′)을 형성한다(제 4a 도).
이어 상기 N+영역(6′)을 확산시켜 N형 고농도층(6)을 형성한다(제 4b 도).
그 다음 산화막(9)을 제거하고 아이솔레이션 형성시 P형 바닥층 역할을 할 수 있는 P형 에피층(11)을 소오스 붕소, 농도는 5E14~2E15/㎤, 두께는 3~5㎛ 정도로 성장시키고, P형 에피층(11)위에 S-PNP 트랜지스터의 높은 이득(high gain)을 줄이고 고내압을 얻기 위한 N형 에피층(12)을 소오스는 인 농도는 7E14~3E15/㎤ 두께는 2~3㎛로 성장시킨 다음 그위에 PNP 트랜지스터의 고내압 특성을 얻기 위해 N형 에피층(13)을 소오스는 인, 농도는 6E14~9E14/㎤ 두께는 10~12㎛로 성장시키며, 그 다음 L-PNP 트랜지스터의 이득 및 내압특성을 얻기 위해 N형 에피층(14)을 소오스는 인, 농도는 1E15~3E15/㎤ 두께는 4~6㎛로 성장시킨다(제 4c 도).
계속해서 액티브영역의 아이솔레이션을 형성하고 각 층의 크기를 줄이며 표면 역전현상과 기생트랜지스터의 전기적 특성을 제거할 수 있는 아이솔레이션 영역을 형성하기 위해 600~800Å 정도의 얇은 산화막(15)을 형성하고 그 위에 100~1500Å의 질화막(16)과 CVD 산화막(17)을 6000~8000Å 정도로 순차 침적시켜 통상의 사진과 식각공정을 통해 CVD 산화막(17), 질화막(16), 산화막(15), N형 에피층(14)을 에칭하여 트랜치(18)을 형성한 후 N형 에피층인 실리콘층(13)을 5~7㎛ 정도로 식각하여 접속창(19)을 형성한다(제 4d 도).
이어 얇은 산화막(20)을 통상의 방법으로 1200~1500Å 정도 성장시키고, 도우핑안된 폴리실리콘(21)을 10,000~15,000Å 정도 침적시킨다(제 4e 도).
그후 폴리실리콘(21)을 에치백공정(etch back process)이나 폴리싱(polishing)을 이용 식각하여 트랜치(18)내에만 폴리실리콘(21)을 남긴다(제 4f 도).
그 다음 CVD 산화막(17)과 질화막(16)을 제거하고 산화막(23)을 성장시킨 후 통상의 사진식각공정으로 창(24)을 열어 N+형 싱크(sink)영역(25)을 형성시키고 접합영역에 증착확산과 드라이브인 확산법을 통해 인을 확산시킨다(제 4g 도).
계속해서 아이솔레이션 영역을 형성하기 위해 통상의 사진식각공정으로 창(26)을 만들고 창(26)아래에 붕소를 침적시킨 후 확산공정을 통해 증착확산으로 P+형 아이솔레이션 영역(27)과 N+형 싱크영역(25)이 각각 P형 에피층과 N형 고농도층(6)에 맞닿도록 하여 P+분리영역(4)과 N+분리영역(3)을 형성하고, 산화막(23)을 제거한 다음 다시 산화막(23')을 성장시킨다(제 4h, i 도).
이어 베이스영역을 형성하기 위해 사진식각공정을 거쳐 베이스영역을 형성하고(28), 그 다음 얇은 산화막(29)을 600~950Å 정도 성장시키고 소스는 붕소, 에너지 30~50kev 도오즈 2.5E14~3.7E14의 조건으로 이온(30)을 주입한다(제 4j 도).
그후 확산공정을 진행하여 주입된 이온을 확산시켜 P형 베이스영역(31)을 형성하고 에미터영역을 형성하기 위해 사진식각공정을 통해 창(32)을 만든다.
이때 N+싱크영역도 함께 형성되며, 인을 증착확산시켜 N+형 에미터 여역(33)을 형성한다(제 4k,l 도).
그 다음 콘택(contact)을 형성하고 금속의 스파크방지를 위해 TiN(35)을 600~800Å 정도 침적시키고 그 위에 금속전극(34)을 형성함으로써, 바이폴라 트랜지스터의 제조가 완료된다(제 4m 도).
이상에서 설명한 바와 같이 본 발명에 의하면 P형과 N형 에피층 성장시에 P형 에피층을 P형 바닥층으로 이용함으로서 마스크층의 수가 줄어 칩면적이 줄어들고, N형 에피층을 농도와 두께가 서로 다른 3가지층으로 각각 성장시킴으로써 액티브 소자들의 고내압 특성이 향상되며, N+가드링 대신에 도핑안된 폴리실리콘을 이용하여 아이솔레이션시킴으로 기생 트랜지스터의 전기적 특성이 제거되고, 접합 캐패시턴스가 감소되어 성능이 향상된 우수한 고내압 바이폴라 트랜지스터를 얻을 수 있다.
Claims (4)
- 메몰층 역할을 하는 실리콘기판(1)과, 상기 실리콘기판(1)상에 P형 바닥층(P-bottom)역할을 하도록 형성된 P형 에피층(11'), 상기 P형 에피층(11) 상부에 소자의 고내압 특성을 향상시키기 위해 순차적으로 형성된 3가지 종류의 N형 에피층(12, 13, 14), 액티브영역의 아이솔레이션을 위해 상기 N형 에피층(14) 상부에 적층된 얇은 산화막(15), 상기 실리콘기판(1)과, P형 에피층(11) 및 N형 에피층(12)내에 형성된 N형 고농도층(6), 상기 N형 에피층(13, 14)과 산화막(15)에 형성된 트랜치내에 도핑안된 폴리실리콘(21)으로 침적시켜 형성된 아이솔레이션영역, 상기 N형 고농도층(6)과 맞닿도록 형성된 콜렉터역할을 하는 N+분리영역(3), 상기 P형 에피층(11)과 맞닿도록 형성되어 소자 분리역할을 하는 P형 불순물이 주입되어 형성된 베이스영역(31), 상기 베이스영역(31) 상부에 에미터역할을 하도록 N형 불순물이 주입되어 형성된 에미터영역(33), 콜렉터영역인 상기 N+분리영역(3)과 베이스영역(31) 및 에미터영역(33)에 외부와의 전기적 접촉을 위해 형성된 금속전극(34)로 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터.
- 실리콘기판(1)상에 메몰층 역할을 하도록 N형 고농도층(6)을 형성하는 공정과, 상기 N형 고농도층(6) 상부에 P형 바닥층 역할을 하도록 P형 에피층(11)을 형성하는 공정, 상기 P형 에피층(11)상부에 소자의 고내압 특성을 향상시키기 위해 N형 에피층(12, 13, 14)을 차례로 형성하는 공정, 액티브영역의 아이솔레이션을 위해 상기 N형 에피층(14) 상부에 얇은 삼화막(15), 질화막(16), CVD 산화막(17)을 순차 적층하여 형성하는 공정, 상기 얇은 산화막(15), 질화막(6), CVD 산화막(17) 및 N형 에피층(13) 중간부까지 사진식각공정을 통해 식각하여 도핑안된 폴리실리콘(21)으로 칩적시켜서 아이솔레이션영역을 형성하고 CVD 산화막(17)과 질화막(16)을 제거하는 공정, N+싱크영역(25)을 형성하고 상기 N형 고농도층(6)과 맞닿도록 인을 확산하여 콜렉터역할을 하는 N+분리영역(3)을 형성하는 공정, P+형 아이솔레이션영역(27)을 형성하고 상기 P형 에피층(11)과 맞닿도록 붕소를 확산하여 P+형 분리영역(4)을 형성하는 공정, 베이스영역(31)에 P형 불순물을 주입하는 공정, 상기 베이스영역(31) 상부에 형성한 에미터영역(33)에 N형 불순물을 주입하는 공정, 상기 콜렉터영역인 N+분리영역(3)과 베이스영역(31) 및 에미터영역(33)에 외부와의 전기적 접촉을 위해 금속전극(34)를 형성하는 공정으로 이루어진 것을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제 2 항에 있어서, 상기 N형 에피층(12, 13, 14)이 농도와 두께가 각기 다른 층임을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
- 제 2 항에 있어서, 상기 금속전극(34)은 콜렉터 영역인 N+분리영역(3)과 P형 베이스여역(31) 및 에미터영역(33)의 상부에 금속의 스파크방지를 위해 TiN(35)을 침적시킨 후 TiN(35)위에 형성하는 것임을 특징으로 하는 고내압 바이폴라 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910015054A KR940010913B1 (ko) | 1991-08-29 | 1991-08-29 | 고내압 바이폴라 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910015054A KR940010913B1 (ko) | 1991-08-29 | 1991-08-29 | 고내압 바이폴라 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930005237A KR930005237A (ko) | 1993-03-23 |
| KR940010913B1 true KR940010913B1 (ko) | 1994-11-19 |
Family
ID=19319322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910015054A KR940010913B1 (ko) | 1991-08-29 | 1991-08-29 | 고내압 바이폴라 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940010913B1 (ko) |
-
1991
- 1991-08-29 KR KR1019910015054A patent/KR940010913B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930005237A (ko) | 1993-03-23 |
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