JP4681090B2

JP4681090B2 - 半導体装置の製造方法

Info

Publication number: JP4681090B2
Application number: JP10166799A
Authority: JP
Inventors: 直人斎藤
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 1999-04-08
Filing date: 1999-04-08
Publication date: 2011-05-11
Anticipated expiration: 2019-04-08
Also published as: JP2000294565A

Description

【０００１】
【発明の属する技術分野】
この発明は、バイポ−ラ型半導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同一基板に形成した半導体集積回路装置の製造方法に関わり、定電圧出力機能や定電流出力機能を有する電源用半導体集積回路装置を含む半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
図３は従来の技術を用いたバイポーラトランジスタの工程順模式的断面図である。まず図３（ａ）のように、Ｐ基板１にイオン注入によって、Ｎ型の不純物イオンを導入し、さらに図３（ｂ）のように熱拡散工程でＮ＋領域３を形成した後、図３（ｃ）のように、エピタキシャル成長膜５を堆積させる。これらの工程中の熱拡散によって、Ｎ＋領域３は埋込み層４となる。埋込み層４は、埋込層４上に形成されるデバイスのオン抵抗の低抵抗化とともに、寄生素子の抑制、ソフトエラー及びラッチアップ耐性向上の為に用いられる。埋込み層形成のための不純物打ち込み量は、後の熱工程によって不純物が上方まで拡散したときにデバイスの耐圧を阻害しないように考えて制御する。その後さらに、図３（ｄ）のように、シンカー領域９、ベース領域６、エミッタ領域７、コレクタ領域８を形成する。埋込み層４とデバイス表面にあるコレクタ電極８の間を、シンカー９（コレクタウォールとも呼ばれる）層を形成して接続することにより、埋込み層４が効果的に低抵抗層として機能することができる。
【０００３】
【発明が解決しようとする課題】
しかしながら、シンカーを形成するにはマスク工程を含み、イオン注入工程等、工程増を避けることはできない。シンカーを形成しないと、埋め込み層が有効に活用されずコレクタ抵抗の増加あるいは横方向寄生バイポーラ効果の増大となり、デバイスの性能が低下してしまうことは明らかである。これは、ＮＰＮ型でもＰＮＰ型でも縦形のバイポーラにあてはまる。
【０００４】
本発明は以上のような点に着目してなされたもので、従来よりも高性能かつコスト高とならない、付加価値の高いバイポーラトランジスタを形成することが可能となり、また同一基板上に存在するデバイスに何ら影響を与えることがないため、ＢｉＣＭＯＳ集積回路装置にも容易に応用できる半導体装置の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
本願発明は、上記課題を解決するために、下記の手段をとった。
第１導電型の半導体材料からなる基板層上にバイポーラトランジスタのコレクタ領域の一部を形成する工程であって、前記半導体基板層の上側表面上の特定の領域に第２導電型の不純物をドーピングする工程と、前記半導体基板層にドーピングされた第２導電型の不純物を前記半導体基板中に拡散させる工程と、前記半導体基板層上の前記上側表面上に第２導電型のエピタキシャル成長層を形成する工程において、前記第１導電型半導体基板層上の、前記第２導電型の不純物がドーピングされる領域内には、不純物ドーピングされない領域も存在するように不純物導入を行うことを特徴とする半導体装置の製造方法である。
【０００６】
【発明の実施の形態】
以下に、本発明の実施例を図面に基づいて説明する。図面においては、簡単のため、様々の層の厚みは誇張して示してある。
図１は本発明の一実施例の工程順模式的断面図である。図１（ａ）のように、シリコン半導体基板１００、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、後の工程でバイポーラトランジスタを形成する領域１０１の特定の領域にＮ型の導電型の不純物、例えば砒素を１×１０¹⁶ａｔｏｍｓ／ｃｍ³〜１×１０²¹ａｔｏｍｓ／ｃｍ³、の濃度となるように不純物導入する。不純物導入量は、所望のデバイス性能を考慮し、エピ厚、素子耐圧、等詳細を検討して決定される。このとき不純物を導入される領域１０３の一部に不純物導入されない領域１０２を設け、不純物を導入される領域１０３は不純物導入されない領域１０２を囲うように形成する。不純物導入されない領域１０２はひとつあるいは複数個設けられることもある。好ましくは複数個形成する。１０２の形状は矩形でも円形でもどのようなものでもかまわない。例えば、矩形で複数個の場合は、図２（ｂ）のように形成される。
【０００７】
この不純物が導入されない領域１０２は、後の工程で形成されるバイポーラトランジスタのベース領域および、エミッタ領域のちょうど真下の領域から、コレクタ電極領域の真下にかけて配置され、不純物が導入されない領域１０２は、最終的な埋め込み層のＮ型濃度プロファイルが、コレクタ抵抗を最小限にするように、またデバイスの耐圧を下げないように、エミッタ下で数多く（あるいは面積を大きく）、コレクタ電極下に向かって次第に数を少なく（あるいは面積を小さく）なるようにレイアウトされる。より好ましくは、不純物が導入されない領域１０２は、コレクタ電極領域の垂直下方には設けない。
【０００８】
その後、図２（ｃ）のように、まず不純物が導入される領域において発生した欠陥層を回復させるための熱工程を行い、その後さらに、図２（ｄ）のように、シリコン半導体基板１００上にＮ型エピタキシャル成長膜１０５、例えばガスソースとしてＳｉＨ₂Ｃｌ₂及びＰＨ₃を用いたＮ型の導電型のＣＶＤエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚４μｍで形成する。この時点で、すなわち、不純物打ち込みによる欠陥回復工程と、エピ成長工程時の熱拡散の後では、埋込み層はおおよそ１０６のようなプロファイルとなる。
【０００９】
さらに図２（ｅ）のように不純物を導入しない領域１０２上のＮ型エピタキシャル領域１０５表面にＰ型の不純物、例えばホウ素を導入し、これを熱拡散させることによって、ＮＰＮ型バイポーラ・トランジスタのベース領域１０７が形成される。さらにコレクタ電極１０９、およびエミッタ領域１０８が形成される。
デバイス形成のための種々の熱工程により、不純物導入されない領域１０２には、不純物導入された領域１０３から横方向に不純物が拡散してくる。結果的に不純物１０３のプロファイルは、図２（ｅ）のように、Ｎ型の不純物が導入されなかった領域１０２を設定しておいたために、コレクタ電極１０９下では、上方にまで拡散しコレクタ電極１０９に接続あるいは近接し、エミッタ領域１１０下に近づくにつれて、上方拡散が少なくなっている。このプロファイルはコレクタ抵抗を低く抑えるために理想的な形態であり、これにより、デバイスの耐圧を確保しつつ、コレクタ抵抗の低い素子を作ることができる。
【００１０】
図２は図１で説明した、本発明の一実施例の模式的平面図である。図２のように、シリコン半導体基板１００、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵抗率のシリコン半導体基板に、後の工程（図示せず）でバイポーラトランジスタを形成する領域１０１の特定の領域に、Ｎ型の導電型の不純物、例えば砒素を１×１０¹⁶ａｔｏｍｓ／ｃｍ³〜１×１０²¹ａｔｏｍｓ／ｃｍ³、の濃度となるように不純物導入する。これが一般に埋込み層と呼ばれる層の形成過程であるが、このとき不純物を導入される領域１０３の一部に不純物導入されない領域１０２を設け、不純物を導入される領域１０３は不純物導入されない領域１０２を囲うように形成する。言い方を変えれば、不純物導入領域の内側に不純物導入されない窓をあけておくということである。不純物導入されない領域１０２は、ひとつあるいは複数個設けられることもある。好ましくは複数個形成する。１０２の形状は矩形でも円形でもどのようなものでもかまわない。例えば、矩形の場合一辺が４μｍ以下である。円形の場合直径が４μｍ以下である。例えば、矩形で複数個の場合は、図２のように形成される。この複数個の１０２は、それぞれ違う形状、違う面積を持つこともあり、コレクタ抵抗と耐圧を最適化するように自由に設計される。この不純物が導入されない領域１０２は、後の工程で形成されるバイポーラトランジスタのベース領域１０７および、エミッタ領域（図示せず）のちょうど真下の領域から、コレクタ電極１０９領域の真下にかけて配置される。より好ましくは、不純物が導入されない領域１０２は、コレクタ電極１０９領域の垂直下方には設けない。不純物が導入されない領域１０２は、最終的なＮ型濃度プロファイルが、コレクタ抵抗を最小限にするように、エミッタ下で数多く（あるいは面積を大きく）、コレクタ電極下に向かって次第に数を少なく（あるいは面積を小さく）なるようにレイアウトされる。不純物導入量は、エピタキシャル成長膜１０３に形成するデバイスのコレクタ抵抗を小さくすると共に、寄生バイポーラ効果の抑制、ソフトエラー及びラッチアップ耐性向上のため、拡散工程後の最終濃度として好ましくは１×１０¹⁹ａｔｍｓ／ｃｍ³〜５×１０²⁰ａｔｍｓ／ｃｍ³、より好ましくは１×１０²¹ａｔｍｓ／ｃｍ³となるようドーピングする。
【００１１】
以上の実施例で説明したように、コレクタ抵抗を小さくするために通常使われることの多いシンカーと呼ばれる層を形成することなく、埋め込み層の不純物導入領域を制御することにより、コレクタ抵抗を減少させ、マスク減および工程減となるＮＰＮ型バイポーラ・トランジスタを形成できる。コレクタ抵抗と寄生バイポーラ効果を十分に考慮しつつ、不純物導入されない領域１０２の面積、形状、不純物導入されない領域１０２どうしの間隔、およびレイアウト位置を適宜変化させることにより、所望の特性をもつトランジスタが容易に作れる。
【００１２】
以上の実施例は縦形ＮＰＮバイポーラトランジスタを例にとって説明したが、これは、ＮＰＮ型でもＰＮＰ型でも縦形のバイポーラにあてはまる。また縦形ＰＮＰ構造においては、基板〜コレクタ間を分離する層の形成に用いることもできる。
また、同一基板上に形成するＭＩＳＦＥＴにおいて、基板（チャネル領域を含む）と全デバイス共通基板領域を分離する際にも使うことができる。こうすると、ＭＩＳＦＥＴの基板（チャネル領域を含む）と全デバイス共通基板領域の電位を別々に設定することができるため、付加価値の高い半導体集積回路装置を作ることができる。
【００１３】
【発明の効果】
この発明は、以上説明したように、バイポーラ・トランジスタを作製する際に、マスクおよび、プロセスを減らしても、性能を損なうことなく、良好な電気特性を持つバイポ−ラトランジスタおよび、ＢｉＣＭＯＳ集積回路装置を形成できる効果を有する。
【図面の簡単な説明】
【図１】図１は、本発明のバイポ−ラトランジスタの一実施例の製造方法を示した工程順断面図である。
【図２】図２は、本発明のバイポ−ラトランジスタの一実施例の製造方法の一工程を示した平面図である。
【図３】図３は、従来のバイポ−ラトランジスタの製造方法を示した工程順断面図である。
【符号の説明】
１Ｐ型基板
２トランジスタ形成領域
３Ｎ＋領域
４Ｎ＋埋込み層
５Ｎ−エピタキシャル層
６ベース領域
７エミッタ領域
８コレクタ電極領域
９シンカー領域
１００Ｐ型基板
１０１トランジスタ形成領域
１０２不純物導入されない領域
１０３不純物導入される領域
１０４Ｎ＋領域
１０５エピタキシャル成長膜
１０６Ｎ＋埋込み層領域
１０７ベース領域
１０８エミッタ領域
１０９コレクタ領域

Claims

第１導電型の半導体材料からなる半導体基板層上にバイポーラトランジスタのコレクタ領域につらなる埋め込み層を形成するための半導体装置の製造方法であって、
前記半導体基板層の上側表面上の特定の領域に前記埋め込み層となる第２導電型の不純物をドーピングする工程と、
前記半導体基板層にドーピングされた第２導電型の不純物を前記半導体基板層中に拡散させる工程と、
前記半導体基板層上の前記上側表面上に第２導電型のエピタキシャル成長層を形成する工程とを含み、
前記第１導電型の半導体基板層上の、前記第２導電型の不純物がドーピングされる領域は、前記不純物がドーピングされない領域の周囲を取り囲んでおり、前記不純物がドーピングされない領域は後の工程で形成されるベース領域およびエミッタ領域の下にのみ複数存在し、コレクタ領域の下には存在せず、前記コレクタ領域の下の前記埋め込み層が前記ベース領域および前記エミッタ領域の下の前記埋め込み層より高く上方拡散したプロファイルとなるように前記第２導電型の不純物を導入することを特徴とする半導体装置の製造方法。
さらに前記コレクタ領域を形成する工程を含み、前記コレクタ領域は前記埋め込み層と直接接触することを特徴とする請求項１記載の半導体装置の製造方法。
さらにベース領域を形成する工程を形成する工程を含み、前記ベース領域の下では前記コレクタ領域の下よりも前記第２導電型の不純物の濃度が低いことを特徴とする請求項２記載の半導体装置の製造方法。
前記前記不純物がドーピングされない領域の形状が矩形もしくは円形であることを特徴とする請求項１記載の半導体装置の製造方法。
前記バイポーラトランジスタと同一基板上にＭＩＳ型半導体装置を形成する工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。