JPH0254533A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0254533A JPH0254533A JP63203799A JP20379988A JPH0254533A JP H0254533 A JPH0254533 A JP H0254533A JP 63203799 A JP63203799 A JP 63203799A JP 20379988 A JP20379988 A JP 20379988A JP H0254533 A JPH0254533 A JP H0254533A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- epitaxial layer
- type buried
- buried
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000009792 diffusion process Methods 0.000 claims abstract description 64
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052500 inorganic mineral Inorganic materials 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 239000011707 mineral Substances 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、縦型ＮＰＮトランジスタと縦型ＰＮＰトラ
ンジスタを同一基板上に形成するようにした半導体装置
およびその製造方法に関するものである。
ンジスタを同一基板上に形成するようにした半導体装置
およびその製造方法に関するものである。
（従来の技術）
上記のような半導体装置の従来の製造方法について、第
３図（ａｌ〜（ｅ）の断面図を用いて説明する。
３図（ａｌ〜（ｅ）の断面図を用いて説明する。
なお、第３図では、左側に縦型ＮＰＮ）−ランジスタを
形成し、右側に縦型ＰＮＰ ）ランジスタを形成してい
る。
形成し、右側に縦型ＰＮＰ ）ランジスタを形成してい
る。
まず第３図（ａ）に示すように、Ｐ型半導体基板２１上
に酸化膜２２を０．８〜１．０μｍ程度の厚さに形成し
、この酸化膜２２に公知のホトリソ技術によす炉型埋込
み層形成用の窓２３ ａ、 ２３ ｂを形成する。その
後、前記窓２３ａ、２３ｂを通して１２００℃〜１２５
０℃でのアンチモン拡散を行うことにより、接合深さ５
μｍ、シート抵抗２０〜３０Ω／口程度のＮ＋型埋込み
層２４ａ、２４ｂを基板２１内に形成する。このＮ＋型
埋込み層２４ａ。
に酸化膜２２を０．８〜１．０μｍ程度の厚さに形成し
、この酸化膜２２に公知のホトリソ技術によす炉型埋込
み層形成用の窓２３ ａ、 ２３ ｂを形成する。その
後、前記窓２３ａ、２３ｂを通して１２００℃〜１２５
０℃でのアンチモン拡散を行うことにより、接合深さ５
μｍ、シート抵抗２０〜３０Ω／口程度のＮ＋型埋込み
層２４ａ、２４ｂを基板２１内に形成する。このＮ＋型
埋込み層２４ａ。
２４ｂの表面には同時に薄く酸化膜２５が形成される。
次に、酸化膜２２，２５を除去した後、第３図（ｂｌに
示すように、厚さ０．８〜１．０μｍ程度の酸化膜２６
を基板２１上に新たに形成し、この酸化膜２６に、公知
のホトリソ技術により、縦型ＰＮＰトランジスタのコレ
クタ領域となるＰ＋型埋込み層形成用の窓２７を前記Ｎ
＋型埋込み層２４ｂ上で形成する。そして、その窓２７
を通してボロンをドースＪｌ Ｉ Ｘ １０”ｃｍ
、 ｘネルポー６０ ｋａＶでイオン打込みし、その後
９００℃、３０分程度のアニールを行うことにより、前
記コレクタ領域としてのビ型埋込み層２８をＮ＋型埋込
みＮＪ２４ｂ内に形成する。このビ型埋込み層２８の表
面には、同時に薄い酸化膜２９が形成される。
示すように、厚さ０．８〜１．０μｍ程度の酸化膜２６
を基板２１上に新たに形成し、この酸化膜２６に、公知
のホトリソ技術により、縦型ＰＮＰトランジスタのコレ
クタ領域となるＰ＋型埋込み層形成用の窓２７を前記Ｎ
＋型埋込み層２４ｂ上で形成する。そして、その窓２７
を通してボロンをドースＪｌ Ｉ Ｘ １０”ｃｍ
、 ｘネルポー６０ ｋａＶでイオン打込みし、その後
９００℃、３０分程度のアニールを行うことにより、前
記コレクタ領域としてのビ型埋込み層２８をＮ＋型埋込
みＮＪ２４ｂ内に形成する。このビ型埋込み層２８の表
面には、同時に薄い酸化膜２９が形成される。
次に、酸化膜２６．２９を除去した後、第２図（ｃ）に
示すように、基板２１上の全面にＣＶＤ法により、比抵
抗１〜１．５Ω・（１）程度、厚さ３〜４μｍ程度のリ
ンドープのＮ型エピタキレヤル層３０を形成する。
示すように、基板２１上の全面にＣＶＤ法により、比抵
抗１〜１．５Ω・（１）程度、厚さ３〜４μｍ程度のリ
ンドープのＮ型エピタキレヤル層３０を形成する。
次に、第３図［ｄｌに示すように、厚さ０．５〜０．７
μｍ程度の酸化膜３１をエピタキシャル層３０の表面に
形成し、この酸化膜３１に、公知のホトリソ技術により
、アイソレーション層および縦型ＰＮＰトランジスタの
コレクタ領域のコンタクト部となるざ型拡散層形成用の
窓３２を形成する。そして、その窓３２を通しての公知
のボロン拡散により、接合深さ３〜４μｍ、シート抵抗
５Ω／口程度のＰ＋型拡散層を３３、アイソレーション
層および縦型ＰＮＰトランジスタのコレクタ領域のコン
タクｊ・部としてエピタキシャル層３０内に形成する。
μｍ程度の酸化膜３１をエピタキシャル層３０の表面に
形成し、この酸化膜３１に、公知のホトリソ技術により
、アイソレーション層および縦型ＰＮＰトランジスタの
コレクタ領域のコンタクト部となるざ型拡散層形成用の
窓３２を形成する。そして、その窓３２を通しての公知
のボロン拡散により、接合深さ３〜４μｍ、シート抵抗
５Ω／口程度のＰ＋型拡散層を３３、アイソレーション
層および縦型ＰＮＰトランジスタのコレクタ領域のコン
タクｊ・部としてエピタキシャル層３０内に形成する。
この時、Ｐ＋型埋込み層２８に使用したボロンは、虻型
埋込み層２４ａ、２４ｂに使用したアンチモンより拡散
係数が大きいので、ビ型埋込み層２８は、Ｎ＋型埋込み
Ｎ２４ｂより上方へ拡散される。
埋込み層２４ａ、２４ｂに使用したアンチモンより拡散
係数が大きいので、ビ型埋込み層２８は、Ｎ＋型埋込み
Ｎ２４ｂより上方へ拡散される。
また、アイソレージ璽ン層としてのビ型拡散層３３の形
成により、同一基板２１上に、エピタキシャルＮ３０を
電気的に分離して、縦型ＮＰＮトランジスタ形成領域３
４ａと縦型ＰＮＰ トランジスタ形成領域３４ｂが形成
される。また、ビ型拡散層３３形成時、その表面には薄
い酸化膜３５が形成されろ。
成により、同一基板２１上に、エピタキシャルＮ３０を
電気的に分離して、縦型ＮＰＮトランジスタ形成領域３
４ａと縦型ＰＮＰ トランジスタ形成領域３４ｂが形成
される。また、ビ型拡散層３３形成時、その表面には薄
い酸化膜３５が形成されろ。
次に、第３図Ｔｅｌに示すように、縦型ＮＰＮトランジ
スタのベース領域および縦型ＰＮＰトランジスタのエミ
ッタ領域となる、接合深さ０．５〜０．７μｍ、シート
抵抗１５０〜２００Ω／口程度のざ型拡散層３６を領域
３４ａ、３４ｂ内に形成し、さらに縦型ＮＰＮトランジ
スタのエミッタ領域と、コレクタ領域のコンタクト部お
よび縦型ＰＮＰ ｌ−ランジスタのペース領域のコンタ
クト部となる、接合深さ０．３〜０．６μｍ、シート抵
抗６〜８Ω／ロ程度のＮ＋型拡散層を３７ベース領域Ｐ
＋型拡散層３６内および領域３４ａ、３４ｂ内に形成す
る。
スタのベース領域および縦型ＰＮＰトランジスタのエミ
ッタ領域となる、接合深さ０．５〜０．７μｍ、シート
抵抗１５０〜２００Ω／口程度のざ型拡散層３６を領域
３４ａ、３４ｂ内に形成し、さらに縦型ＮＰＮトランジ
スタのエミッタ領域と、コレクタ領域のコンタクト部お
よび縦型ＰＮＰ ｌ−ランジスタのペース領域のコンタ
クト部となる、接合深さ０．３〜０．６μｍ、シート抵
抗６〜８Ω／ロ程度のＮ＋型拡散層を３７ベース領域Ｐ
＋型拡散層３６内および領域３４ａ、３４ｂ内に形成す
る。
その後、その時点でエピタキシャル層３０の表面に形成
されている酸化膜３８にフンタクトホールを開け、電極
３９を形成することにより、縦型ＮＰＮトランジスタ、
縦型ＰＮＰ）ランジスタを完成させる。
されている酸化膜３８にフンタクトホールを開け、電極
３９を形成することにより、縦型ＮＰＮトランジスタ、
縦型ＰＮＰ）ランジスタを完成させる。
（発明が解決しようとする課Ｗ！１）
しかしながら、以上述べた方法では、Ｎ＋型埋込み１ｉ
２４ｂは、ａ型ＰＮＰ）ランジスタのコレクタ領域（Ｐ
＋型埋込み層２８）とＰ型半導体基板２１とを電気的に
分離するための働きをするが、縦型ＮＰＮ）ランジスタ
の炉型埋込り層２４ａと同時に同一条件で形成されるた
め高濃度となっており（Ｎ＋型埋込み層２４ａは縦型Ｎ
ＰＮトランジスタのＯＮ抵抗を低くするために高濃度に
する必要がある）、このため、高濃度のＮ＋型埋込み層
２４ｂと高濃度のビ型埋込み層２８（ｗｔ型ＰＮＰトラ
ンジスタのコレクタ領域）が接触することとなるので、
縦型ＰＮＰ ）ランジスタのコレクタ容量が大きくなり
、動作スピードが低下するという問題があった。ここで
、縦型ＰＮＰトランジスタのコレクタ領域つまり、ざ型
埋込み層２８の濃度を低くすることによりコレクタ容量
を低下させることができるが、縦型ＰＮＰ トランジス
タのＯＮ抵抗が大きくなる問題がある。また上記従来方
法では、高濃度のＮ＋型埋込みＲ２４ｂからの拡散係数
の差を利用して縦型ＰＮＰ ）ランジスタのコレクタ領
域を形成していることから、ベース幅の制御が難しいた
め、Ｃ−ＥＩＩｌ耐圧や電流増幅率の制御が困難である
という問題点もある。
２４ｂは、ａ型ＰＮＰ）ランジスタのコレクタ領域（Ｐ
＋型埋込み層２８）とＰ型半導体基板２１とを電気的に
分離するための働きをするが、縦型ＮＰＮ）ランジスタ
の炉型埋込り層２４ａと同時に同一条件で形成されるた
め高濃度となっており（Ｎ＋型埋込み層２４ａは縦型Ｎ
ＰＮトランジスタのＯＮ抵抗を低くするために高濃度に
する必要がある）、このため、高濃度のＮ＋型埋込み層
２４ｂと高濃度のビ型埋込み層２８（ｗｔ型ＰＮＰトラ
ンジスタのコレクタ領域）が接触することとなるので、
縦型ＰＮＰ ）ランジスタのコレクタ容量が大きくなり
、動作スピードが低下するという問題があった。ここで
、縦型ＰＮＰトランジスタのコレクタ領域つまり、ざ型
埋込み層２８の濃度を低くすることによりコレクタ容量
を低下させることができるが、縦型ＰＮＰ トランジス
タのＯＮ抵抗が大きくなる問題がある。また上記従来方
法では、高濃度のＮ＋型埋込みＲ２４ｂからの拡散係数
の差を利用して縦型ＰＮＰ ）ランジスタのコレクタ領
域を形成していることから、ベース幅の制御が難しいた
め、Ｃ−ＥＩＩｌ耐圧や電流増幅率の制御が困難である
という問題点もある。
この発明は、以上述べた問題点を解決し、縦型ＰＮＰ）
ランジスタの特性を容易に高特性とし得る半導体装置お
よびその製造方法を提供することを目的とする。
ランジスタの特性を容易に高特性とし得る半導体装置お
よびその製造方法を提供することを目的とする。
（課題を解決するための手段）
この発明では、Ｎ型半導体基板に第１．第２のビ型埋込
み層を形成し、その半導体基板上にＰ型エピタキシャル
層を形成し、このＰ型エピタキシャル層に、前記第１の
ざ型埋込み層上に配置されて該埋込み層に接するように
第１のＮ＋型埋込み層を形成し、かつ同エピタキシャル
層に、前記第２のＰ“型埋込み層を囲んで、かつ前記基
板に達するように第２のＮ＋型埋込み層を形成し、さら
にこれら炉型埋込み層を有する前記ＰＦＪｌエピタキシ
ャル層上の全面にＮ型エピタキシャル層を形成し、この
Ｎ型エピタキシャル層に、前記第１のＮ＋型埋込み層を
囲んで、かつ前記Ｐ型エビタキレヤル層に達するように
第１のざ型拡散層を形成し、かつ同エピタキシャル層に
、前記第２のＮ４型埋込み層の内側で前記第２のビ型埋
込み層を囲んで、かつ前記Ｐ型エピタキンヤル層に達す
るように第２のＰ＋型拡散層を形成する。
み層を形成し、その半導体基板上にＰ型エピタキシャル
層を形成し、このＰ型エピタキシャル層に、前記第１の
ざ型埋込み層上に配置されて該埋込み層に接するように
第１のＮ＋型埋込み層を形成し、かつ同エピタキシャル
層に、前記第２のＰ“型埋込み層を囲んで、かつ前記基
板に達するように第２のＮ＋型埋込み層を形成し、さら
にこれら炉型埋込み層を有する前記ＰＦＪｌエピタキシ
ャル層上の全面にＮ型エピタキシャル層を形成し、この
Ｎ型エピタキシャル層に、前記第１のＮ＋型埋込み層を
囲んで、かつ前記Ｐ型エビタキレヤル層に達するように
第１のざ型拡散層を形成し、かつ同エピタキシャル層に
、前記第２のＮ４型埋込み層の内側で前記第２のビ型埋
込み層を囲んで、かつ前記Ｐ型エピタキンヤル層に達す
るように第２のＰ＋型拡散層を形成する。
（作 用）
上記のようなこの発明においては、！Ｒ２のＮ＋型埋込
み層で囲まれた、第２のビ型埋込み層上部分のＰ型エピ
タキシャル層で縦型ＰＮＰ）ランジスタのコレクタ領域
が形成され、該コレクタ領域部においては、高濃度のＮ
型層と′Ｃ５１ｍ度のＰ型層が接することがなくなる。
み層で囲まれた、第２のビ型埋込み層上部分のＰ型エピ
タキシャル層で縦型ＰＮＰ）ランジスタのコレクタ領域
が形成され、該コレクタ領域部においては、高濃度のＮ
型層と′Ｃ５１ｍ度のＰ型層が接することがなくなる。
また、第２のビ型拡散層で囲まれた部分のＮ型エピタキ
シャル層が縦型ＰＮＰ ！−ランジスタのベース領域で
あるが、このベース領域と接する縦型ＰＮＰトランジス
タのコレクタ領域は、前述のようにＰ型エビクキシャル
層より形成されるようになる。
シャル層が縦型ＰＮＰ ！−ランジスタのベース領域で
あるが、このベース領域と接する縦型ＰＮＰトランジス
タのコレクタ領域は、前述のようにＰ型エビクキシャル
層より形成されるようになる。
（実施例）
以下この発明の実施例を図面を参照して説明する。
第１図はこの発明の半導体装置の一実施例を示す断面図
である。この図において、１はＮ型半導体基板で、第１
．第２のビ型埋込み層２ａ、２ｂが形成される。これら
Ｐ＋型埋込み層２ａ、２ｂが形成された基板１上の全面
にはＰ型エピタキシャル層３が形成され、このＰ型エピ
タキシャルＦｆＩ３には前記第１のビ型埋込み／１ｉ２
ａ上に配置されて該埋込み層２ａに接する如く第１のＮ
＋型埋込み層４ａが形成されろ。さらに、Ｐ型エピタキ
シャル層３には、前記第２のざ型埋込み・層２ｂを囲み
、かつ基板１に達するように第２のＮ＋型埋込み層４ｂ
が形成されろ。これらＮ＋型埋込み層４ａ、４ｂが形成
されたＰ型エピタキシャルＲ３上の全面にはＮ型エピタ
キシャル層５が形成され、このＮ型エピタキシャル層５
には、前記第１のＮ゛゛埋込み層４ａを囲み、前記Ｐ型
エピタキシャル層３に達するように第１のビ型拡散１６
ａが形成されろ。さらに、Ｎ型エピタキシャルＮＩ５に
は、前記第２のＮ＋型埋込み層４ｂの内側で第２のＰ＋
型埋込み層２ｂを囲み、かつＰ型エピタキシャル層３に
達するように第２のざ型拡散層６ｂが形成される。そし
て、このＰ＋型拡散層を６ｂ囲まれたＮ型エピタキシャ
ル層部分５ｂにはＮ＋型拡散層を７ｃＰ型鉱散層８ｂが
形成される。一方、第１のビ型拡散層６ａで囲まれたＮ
型エピタキシャル層部分５ａにはＰ型拡散層８ａとＮ４
型拡散層７ｂが形成され、Ｐ型拡散Ｆ１８ａ内にはだ型
拡散／！ｆ７ａが形成される。また、Ｎ型エピタキシャ
ル層５上の全表面には酸化ＦＪ９が形成され、この酸化
膜９にはコンタクトホール１０が開けられ、電極１１が
設けられている。
である。この図において、１はＮ型半導体基板で、第１
．第２のビ型埋込み層２ａ、２ｂが形成される。これら
Ｐ＋型埋込み層２ａ、２ｂが形成された基板１上の全面
にはＰ型エピタキシャル層３が形成され、このＰ型エピ
タキシャルＦｆＩ３には前記第１のビ型埋込み／１ｉ２
ａ上に配置されて該埋込み層２ａに接する如く第１のＮ
＋型埋込み層４ａが形成されろ。さらに、Ｐ型エピタキ
シャル層３には、前記第２のざ型埋込み・層２ｂを囲み
、かつ基板１に達するように第２のＮ＋型埋込み層４ｂ
が形成されろ。これらＮ＋型埋込み層４ａ、４ｂが形成
されたＰ型エピタキシャルＲ３上の全面にはＮ型エピタ
キシャル層５が形成され、このＮ型エピタキシャル層５
には、前記第１のＮ゛゛埋込み層４ａを囲み、前記Ｐ型
エピタキシャル層３に達するように第１のビ型拡散１６
ａが形成されろ。さらに、Ｎ型エピタキシャルＮＩ５に
は、前記第２のＮ＋型埋込み層４ｂの内側で第２のＰ＋
型埋込み層２ｂを囲み、かつＰ型エピタキシャル層３に
達するように第２のざ型拡散層６ｂが形成される。そし
て、このＰ＋型拡散層を６ｂ囲まれたＮ型エピタキシャ
ル層部分５ｂにはＮ＋型拡散層を７ｃＰ型鉱散層８ｂが
形成される。一方、第１のビ型拡散層６ａで囲まれたＮ
型エピタキシャル層部分５ａにはＰ型拡散層８ａとＮ４
型拡散層７ｂが形成され、Ｐ型拡散Ｆ１８ａ内にはだ型
拡散／！ｆ７ａが形成される。また、Ｎ型エピタキシャ
ル層５上の全表面には酸化ＦＪ９が形成され、この酸化
膜９にはコンタクトホール１０が開けられ、電極１１が
設けられている。
このような半導体装置においては、第１のＮ＋型埋込み
４４ｍがコレクタ埋込み層、第１のざ型拡散層６ａで囲
まれたＮ型エピタキシャル層部分５ａがコレクタ領域、
Ｐ型拡散１１１８ａがベース領域、虻型拡散層７ａがエ
ミッタ領域、Ｎ＋型拡散層を７ｂコレクタ領域のコンタ
クト部として、図の左側部分に縦型ＮＰＮ）ランジスタ
が形成される。
４４ｍがコレクタ埋込み層、第１のざ型拡散層６ａで囲
まれたＮ型エピタキシャル層部分５ａがコレクタ領域、
Ｐ型拡散１１１８ａがベース領域、虻型拡散層７ａがエ
ミッタ領域、Ｎ＋型拡散層を７ｂコレクタ領域のコンタ
クト部として、図の左側部分に縦型ＮＰＮ）ランジスタ
が形成される。
また、第２のＰ＋型埋込み層２ｂがコレクタ埋込み層、
第２のＮ＋型埋込み層４ｂで囲まれたＰ型エピタキシャ
ル層３部分がコレクタ領域、第２のＰ＋型拡散Ｎｌ６ｂ
がコレクタ領域のコンタクト部、この第２のビ型拡散層
６ｂで囲まれたＮ型エピタキシャル層部分５ｂがベース
領域、Ｎ＋型拡散層を７Ｃベース領域のコンタクト部、
Ｐ型拡散層８ｂがエミッタ領域として、図の右側部分に
縦型ＰＮＰトランジスタが形成される。
第２のＮ＋型埋込み層４ｂで囲まれたＰ型エピタキシャ
ル層３部分がコレクタ領域、第２のＰ＋型拡散Ｎｌ６ｂ
がコレクタ領域のコンタクト部、この第２のビ型拡散層
６ｂで囲まれたＮ型エピタキシャル層部分５ｂがベース
領域、Ｎ＋型拡散層を７Ｃベース領域のコンタクト部、
Ｐ型拡散層８ｂがエミッタ領域として、図の右側部分に
縦型ＰＮＰトランジスタが形成される。
そして、この縦型ＰＮＰトランジスタにおいては、第２
のＮ＋型埋込み層４ｂで囲まれたＰ型エピタキシャルｌ
１１３部分が前述のようにコレクタ領域であるが、との
コレクタ領域部においては、高濃度のＮ型層と高濃度の
Ｐ型層が接することがなくなる。したがって、縦型ＰＮ
ＰＩ−ランジスタのコレクタ容量が大き（なり、動作ス
ピードが低下するということはない。
のＮ＋型埋込み層４ｂで囲まれたＰ型エピタキシャルｌ
１１３部分が前述のようにコレクタ領域であるが、との
コレクタ領域部においては、高濃度のＮ型層と高濃度の
Ｐ型層が接することがなくなる。したがって、縦型ＰＮ
ＰＩ−ランジスタのコレクタ容量が大き（なり、動作ス
ピードが低下するということはない。
また、第２のビ型拡散層６ｂで囲まれたＮ型エピタキシ
ャル層部分５ｂが前述のようにベース領域であるが、こ
のベース領域と接するコレクタ領域は前述のようにＰ型
エピタキシャル層３で形成されているので、ベース幅の
制御が難しいことや、Ｃ−Ｅｌ’ｌｌ耐圧や電流増幅率
の制御が困難であるという問題点が除去される。
ャル層部分５ｂが前述のようにベース領域であるが、こ
のベース領域と接するコレクタ領域は前述のようにＰ型
エピタキシャル層３で形成されているので、ベース幅の
制御が難しいことや、Ｃ−Ｅｌ’ｌｌ耐圧や電流増幅率
の制御が困難であるという問題点が除去される。
また、コレクタ領域のＰ型エピタキシャル層３はある程
度高濃度とでき、かつある程度厚くし得るので、縦型Ｐ
ＮＰトランジスタのＯＮ抵抗を小さくし得る。
度高濃度とでき、かつある程度厚くし得るので、縦型Ｐ
ＮＰトランジスタのＯＮ抵抗を小さくし得る。
上記のような半導体装置は、第２図（この発明の製造方
法の一実施例）に示すようにして製造される。
法の一実施例）に示すようにして製造される。
まず第２図ｆａｌに示すように、比抵抗１０〜２゜Ω・
傭のＮ型半導体基板１上に酸化膜１２を０．８〜１．０
μｍ程度の厚さに形成し、この酸化膜１２に、公知のホ
トリソ技術により、第１．第２のど型埋込み層形成用の
窓１３ａ、１３ｂを形成する。
傭のＮ型半導体基板１上に酸化膜１２を０．８〜１．０
μｍ程度の厚さに形成し、この酸化膜１２に、公知のホ
トリソ技術により、第１．第２のど型埋込み層形成用の
窓１３ａ、１３ｂを形成する。
ソシテ、ソノ窓１３ ａ、 １３ ｂラミＬｉ”ｌ
ＯＯ０〜１１００℃でボロン拡散を行うことにより、基
板１に接合深さ２〜３μｍ、シート抵抗１００〜２００
Ω／口程度の第１．第２のビ型埋込み層２ａ。
ＯＯ０〜１１００℃でボロン拡散を行うことにより、基
板１に接合深さ２〜３μｍ、シート抵抗１００〜２００
Ω／口程度の第１．第２のビ型埋込み層２ａ。
２ｂを形成する。このざ型埋込み層２ａ、２ｂの表面に
は同時に薄い酸化膜１４が形成される。
は同時に薄い酸化膜１４が形成される。
次に、酸化膜１２，１４を除去した後、基板１上の全面
に第２図（ｂｌに示すように、ｃｖＤ法により、比抵抗
１〜１，５Ω・伽程度、厚さ２〜３μｍ程度のボロンド
ープのＰ型エピタキシャル層３を形成する。
に第２図（ｂｌに示すように、ｃｖＤ法により、比抵抗
１〜１，５Ω・伽程度、厚さ２〜３μｍ程度のボロンド
ープのＰ型エピタキシャル層３を形成する。
次に、このＰ型エピタキシャル層３上に第２図（ｃ１に
示すように酸化膜１５を０．８〜１．０μｍ程度の厚さ
に形成し、この酸化膜１５に、公知のホトリソ技術によ
り、第１．第２のＮ＋型埋込み層形成用の窓１６ ａ、
１６ ｂを形成する。そして、その窓１６ ａ、
１６ ｂを通して１２００〜１２５０℃でアンチモン拡
散を行うことにより、接合深さ３．５〜４μｍ、シート
抵抗２０〜３０Ω／口程度の第１゜第２のＮ“型埋込み
層４ａ、４ｂをＰ型エピタキシャル層３に形成する。こ
こで第１のＮ＋型埋込み層４ａは、第１のビ型埋込み層
２ａ上に配置されて該第１のビ型埋込み層２ａに接する
ように形成される。また、第２の炉型埋込み層４ｂは、
第２のビ型埋込み層２ｂを囲み、基板１に達するように
形成される。さらに、この第１．第２のＮ＋型埋込み層
４ａ、４ｂの形成と同時に、その表面には、薄い酸化膜
１７が形成される。
示すように酸化膜１５を０．８〜１．０μｍ程度の厚さ
に形成し、この酸化膜１５に、公知のホトリソ技術によ
り、第１．第２のＮ＋型埋込み層形成用の窓１６ ａ、
１６ ｂを形成する。そして、その窓１６ ａ、
１６ ｂを通して１２００〜１２５０℃でアンチモン拡
散を行うことにより、接合深さ３．５〜４μｍ、シート
抵抗２０〜３０Ω／口程度の第１゜第２のＮ“型埋込み
層４ａ、４ｂをＰ型エピタキシャル層３に形成する。こ
こで第１のＮ＋型埋込み層４ａは、第１のビ型埋込み層
２ａ上に配置されて該第１のビ型埋込み層２ａに接する
ように形成される。また、第２の炉型埋込み層４ｂは、
第２のビ型埋込み層２ｂを囲み、基板１に達するように
形成される。さらに、この第１．第２のＮ＋型埋込み層
４ａ、４ｂの形成と同時に、その表面には、薄い酸化膜
１７が形成される。
次に、酸化膜１５，１７を除去した後、第２図（ｄｌに
示すようにＰ型エピタキシャル層３上に、ＣＶＤ法によ
り、比抵抗１〜１．５Ω・歯程度、厚さ３〜４μｍ程度
のリンドープのＮ型エピタキシャル層５を形成する。
示すようにＰ型エピタキシャル層３上に、ＣＶＤ法によ
り、比抵抗１〜１．５Ω・歯程度、厚さ３〜４μｍ程度
のリンドープのＮ型エピタキシャル層５を形成する。
次いで、第２図（ｅｌに示すようにＮ型エピタキシャル
層５上に、厚さ０．５〜０．７μｍ程度の酸化膜１８を
形成し、この酸化膜１８に、公知のホトリソ技術により
、第１．第２のビ型拡散層形成用の窓１９ａ、１９ｂを
形成する。そして、その窓１９ａ。
層５上に、厚さ０．５〜０．７μｍ程度の酸化膜１８を
形成し、この酸化膜１８に、公知のホトリソ技術により
、第１．第２のビ型拡散層形成用の窓１９ａ、１９ｂを
形成する。そして、その窓１９ａ。
１９ｂを通して公知のボロン拡散を行うことにより、接
合深さ４〜５μｍ程度、シート抵抗５Ω／口程度の第１
．第２のざ型拡散層６ａ、６ｂをＮ型エピタキシャル層
５内に形成する。ここで、第１のＰ“型拡散層６ａは、
第１のＮ＋型埋込み層４ａを囲み、Ｐ型エピタキシャル
ＮＩ５に達するように形成される。また、第２のざ型拡
散層６ｂは、第２のＮ＋型埋込みｌ１４ｂの内側で第２
のビ型埋込み層２ｂを囲み、Ｐ型エピタキシャル層５に
達するように形成される。さらに、この第１．第２のざ
型拡散層６ａ、６ｂの形成と同時に、その表面には、薄
い酸化ｇ１２０が形成される。
合深さ４〜５μｍ程度、シート抵抗５Ω／口程度の第１
．第２のざ型拡散層６ａ、６ｂをＮ型エピタキシャル層
５内に形成する。ここで、第１のＰ“型拡散層６ａは、
第１のＮ＋型埋込み層４ａを囲み、Ｐ型エピタキシャル
ＮＩ５に達するように形成される。また、第２のざ型拡
散層６ｂは、第２のＮ＋型埋込みｌ１４ｂの内側で第２
のビ型埋込み層２ｂを囲み、Ｐ型エピタキシャル層５に
達するように形成される。さらに、この第１．第２のざ
型拡散層６ａ、６ｂの形成と同時に、その表面には、薄
い酸化ｇ１２０が形成される。
その後は、第２図（ｆ）に示すように、第１のざ型拡散
層６ａで囲まれたＮ型エピタキシャル層部分５ａと、第
２のＰ＋型拡散層６ｂで囲まれたＮ型エピタキシャル層
部分５ｂに、接合深さ０，５〜０．７μｍ。
層６ａで囲まれたＮ型エピタキシャル層部分５ａと、第
２のＰ＋型拡散層６ｂで囲まれたＮ型エピタキシャル層
部分５ｂに、接合深さ０，５〜０．７μｍ。
シート抵抗１５０〜２００Ω１０程度のＰ型拡散層８ａ
、８ｂを形成する。さらに、Ｎ型エピタキシャル層部分
５ｍ、５ｂをＰ型拡散層８ａ内にＮ１型拡散層７ａ、７
ｂ、７ａを形成する。さらに、Ｎ型エピタキシャル層５
上の全面に新たに形成された酸化膜９に公知のホトリソ
技術によりコンタクトホール１０を開孔し、電極１１を
形成する。
、８ｂを形成する。さらに、Ｎ型エピタキシャル層部分
５ｍ、５ｂをＰ型拡散層８ａ内にＮ１型拡散層７ａ、７
ｂ、７ａを形成する。さらに、Ｎ型エピタキシャル層５
上の全面に新たに形成された酸化膜９に公知のホトリソ
技術によりコンタクトホール１０を開孔し、電極１１を
形成する。
（発明の効果）
以上詳細に説明したように、この発明では、Ｎ型半導体
基板にビ型埋込み層を形成し、その基板上にＰ型エピタ
キシャル層を形成し、このＰ型エピタキレヤル層に、Ｐ
ＮＰトランジスタ部分では前記ざ型埋込み層を囲むよう
に分離用のＮ＋型埋込み層を形成して、この炉型埋込み
層で囲まれたＰ型エピタキシャル層部分を縦型ＰＮＰ
）ランジスタのコレクタ領域としたから、該コレクタ領
域部においては高濃度のＮ型層と高濃度のＰ型層が接す
ることがなくなり、したがって、縦型ＰＮＰトランジス
タのコレクタ容量が大きくなり、動作スピードが低下す
るという問題を除去できる。
基板にビ型埋込み層を形成し、その基板上にＰ型エピタ
キシャル層を形成し、このＰ型エピタキレヤル層に、Ｐ
ＮＰトランジスタ部分では前記ざ型埋込み層を囲むよう
に分離用のＮ＋型埋込み層を形成して、この炉型埋込み
層で囲まれたＰ型エピタキシャル層部分を縦型ＰＮＰ
）ランジスタのコレクタ領域としたから、該コレクタ領
域部においては高濃度のＮ型層と高濃度のＰ型層が接す
ることがなくなり、したがって、縦型ＰＮＰトランジス
タのコレクタ容量が大きくなり、動作スピードが低下す
るという問題を除去できる。
また、Ｐ型エピタキシャル層上に形成されるＮ型エピ多
キシャル層で縦型ＰＮＰ ）ランジスタのペース領域が
形成されるが、該ペース領域と接触する縦型ＰＮＰトラ
ンジスタのコレクタ領域は上述のようにＰ型エピタキシ
ャル層で形成されるので、ベース幅の制御が難しいこと
や、Ｃ−Ｅ間耐圧や電流増幅率の制御が困難であるとい
う問題点を除去できる。
キシャル層で縦型ＰＮＰ ）ランジスタのペース領域が
形成されるが、該ペース領域と接触する縦型ＰＮＰトラ
ンジスタのコレクタ領域は上述のようにＰ型エピタキシ
ャル層で形成されるので、ベース幅の制御が難しいこと
や、Ｃ−Ｅ間耐圧や電流増幅率の制御が困難であるとい
う問題点を除去できる。
さらに、コレクタ領域のＰ型エピタキシャル層はある程
度高濃度とでき、かつある程度厚くシ得るので、縦型Ｐ
ＮＰトランジスタのＯＮ抵抗を小さくし得る。
度高濃度とでき、かつある程度厚くシ得るので、縦型Ｐ
ＮＰトランジスタのＯＮ抵抗を小さくし得る。
このように、この発明によれば、縦型ＰＮＰ ）ランジ
スタの特性を容易に高特性とし得る。
スタの特性を容易に高特性とし得る。
第１図はこの発明の半導体装置の一実施例を示す構造断
面図、第２図はこの発明の半導体装置の製造方法の一実
施例を示す工程断面図、第３図は従来の製造方法を示す
工程断面図である。 １・・・Ｎ型半導体基板、２ａ・・第１のざ型埋込み層
、２ｂ・・第２のビ型埋込み層、３・・・Ｐ型エピタキ
シャル層、４ａ・・・第１のＮ＋型埋込み層、４ｂ・第
２のＮ１型埋込み層、５・・・Ｎ型エピタキシャル層、
５ａ、５ｂ・・Ｎ型エピタキシャル層部分、６ａ・・・
第１のＰ＋型拡散層、６ｂ・第２のど型拡散層、７ ａ
、 ７ ｂ、 ７ ｃ−Ｎ＋型拡散層を８ａ、８ｂ−＝
Ｐ型拡散層を 第 図 ２ホ、究シロｐ＋ニイら５本外！ 第１図 ＰＮ Ｔｒ ＮＰ Ｔｒ
面図、第２図はこの発明の半導体装置の製造方法の一実
施例を示す工程断面図、第３図は従来の製造方法を示す
工程断面図である。 １・・・Ｎ型半導体基板、２ａ・・第１のざ型埋込み層
、２ｂ・・第２のビ型埋込み層、３・・・Ｐ型エピタキ
シャル層、４ａ・・・第１のＮ＋型埋込み層、４ｂ・第
２のＮ１型埋込み層、５・・・Ｎ型エピタキシャル層、
５ａ、５ｂ・・Ｎ型エピタキシャル層部分、６ａ・・・
第１のＰ＋型拡散層、６ｂ・第２のど型拡散層、７ ａ
、 ７ ｂ、 ７ ｃ−Ｎ＋型拡散層を８ａ、８ｂ−＝
Ｐ型拡散層を 第 図 ２ホ、究シロｐ＋ニイら５本外！ 第１図 ＰＮ Ｔｒ ＮＰ Ｔｒ
Claims (2)
- （１）（ａ）Ｎ型半導体基板と、 （ｂ）このＮ型半導体基板に形成された第１、第２のＰ
＾＋型埋込み層と、 （ｃ）このＰ＾＋型埋込み層上を含む前記基板上の全面
に形成されたＰ型エピタキシャル層と、 （ｄ）このＰ型エピタキシャル層に、前記第１のＰ＾＋
型埋込み層上に配置されて該埋込み層に接して形成され
た第１のＮ＾＋型埋込み層と、 （ｅ）同じく前記Ｐ型エピタキシャル層に、前記第２の
Ｐ＾＋型埋込み層を囲んで、かつ前記基板に達して形成
された第２のＮ＾＋型埋込み層と、（ｆ）これらＮ＾＋
型埋込み層上を含む前記エピタキシャル層上の全面に形
成されたＮ型エピタキシャル層と、 （ｇ）このＮ型エピタキシャル層に、前記第１のＮ＾＋
型埋込み層を囲んで、かつ前記Ｐ型エピタキシャル層に
達して形成された第１のＰ＾＋型拡散層と、（ｈ）同じ
く前記Ｎ型エピタキシャル層に、前記第２のＮ＾＋型埋
込み層の内側で前記第２のＰ＾＋型埋込み層を囲んで、
かつ前記Ｐ型エピタキシャル層に達して形成された第２
のＰ＾＋型拡散層と、（ｉ）前記第１のＰ＾＋型拡散層
で囲まれた前記Ｎ型エピタキシャル層内に形成されたＰ
型拡散層およびこのＰ型拡散層内に形成されたＮ＾＋型
拡散層と、（ｊ）前記第２のＰ＾＋型拡散層で囲まれた
前記Ｎ型エピタキシャル層内に形成されたＰ型拡散層と
を具備してなる半導体装置。 - （２）ａ）Ｎ型半導体基板に第１、第２のＰ＾＋型埋込
み層を形成する工程と、 （ｂ）そのＰ＾＋型埋込み層上を含む前記基板上の全面
にＰ型エピタキシャル層を形成する工程と、（ｃ）その
Ｐ型エピタキシャル層に、前記第１のＰ＾＋型埋込み層
上に配置されて該埋込み層に接するように第１のＮ＾＋
型埋込み層を形成すると同時に、同エピタキシャル層に
、前記第２のＰ＾＋型埋込み層を囲んで、かつ前記基板
に達するように第２のＮ＾＋型埋込み層を形成する工程
と、 （ｄ）それらＮ＾＋型埋込み層上を含む前記エピタキシ
ャル層上の全面にＮ型エピタキシャル層を形成する工程
と、 （ｅ）そのＮ型エピタキシャル層に、前記第１のＮ＾＋
型埋込み層を囲んで、かつ前記Ｐ型エピタキシャル層に
達するように第１のＰ＾＋型拡散層を形成すると同時に
、同エピタキシャル層に、前記第２のＮ＾＋型埋込み層
の内側で前記第２のＰ＾＋型埋込み層を囲んで、かつ前
記Ｐ型エピタキシャル層に達するように第２のＰ＾＋型
拡散層を形成する工程と、（ｆ）それら第１、第２のＰ
＾＋型拡散層で囲まれた前記各Ｎ型エピタキシャル層内
にＰ型拡散層を形成し、さらに第１のＰ＾＋型拡散層で
囲まれたＮ型エピタキシャル層内の前記Ｐ型拡散層内に
Ｎ＾＋型拡散層を形成する工程とを具備してなる半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203799A JPH0254533A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63203799A JPH0254533A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0254533A true JPH0254533A (ja) | 1990-02-23 |
Family
ID=16479933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63203799A Pending JPH0254533A (ja) | 1988-08-18 | 1988-08-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0254533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5368994A (en) * | 1992-05-06 | 1994-11-29 | Fuji Photo Film Co., Ltd. | Silver halide photographic material |
-
1988
- 1988-08-18 JP JP63203799A patent/JPH0254533A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5368994A (en) * | 1992-05-06 | 1994-11-29 | Fuji Photo Film Co., Ltd. | Silver halide photographic material |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62277745A (ja) | 半導体集積回路 | |
| JP3166980B2 (ja) | 集積構造及びその製造方法 | |
| JPH0254533A (ja) | 半導体装置およびその製造方法 | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JP4681090B2 (ja) | 半導体装置の製造方法 | |
| JP3143874B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05335329A (ja) | 半導体装置及びその製造方法 | |
| JP2604793B2 (ja) | 半導体装置 | |
| JPH0621077A (ja) | 半導体装置およびその製造方法 | |
| US20020185677A1 (en) | Electronic power device integrated on a semiconductor material and related manufacturing process | |
| JPH1098111A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JPS58212159A (ja) | 半導体集積回路装置の製造方法 | |
| JP3120441B2 (ja) | 半導体装置およびその製造方法 | |
| JPH02232929A (ja) | 埋込層を備えた半導体装置 | |
| JPH0451067B2 (ja) | ||
| JPH04323832A (ja) | 半導体装置およびその製造方法 | |
| JPH0722433A (ja) | 半導体装置およびその製造方法 | |
| JPH10256389A (ja) | 半導体装置の製造方法 | |
| JPH03203333A (ja) | 半導体装置及びその製法 | |
| JPS5816559A (ja) | 半導体装置の製法 | |
| JPH02265247A (ja) | 半導体装置 | |
| JPH01187868A (ja) | 半導体装置 | |
| JPS58220471A (ja) | ラテラル・トランジスタ | |
| JPS62214662A (ja) | 縦型ｐｎｐトランジスタの製造方法 | |
| JPH03201442A (ja) | 半導体装置及びその製造方法 |