JPH0451067B2 - - Google Patents

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JPH0451067B2
JPH0451067B2 JP60084834A JP8483485A JPH0451067B2 JP H0451067 B2 JPH0451067 B2 JP H0451067B2 JP 60084834 A JP60084834 A JP 60084834A JP 8483485 A JP8483485 A JP 8483485A JP H0451067 B2 JPH0451067 B2 JP H0451067B2
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Description

【発明の詳細な説明】 (イ) 産業上の利分野 本発明は半導体集積回路の製造方法、特に特性
の良好な縦型PNPトランジスタとIIL素子とを組
み込んだ半導体集積回路の製造方法に関する。
(ロ) 従来の技術 従来の半導体集積回路の製造方法を第２図Ａ乃
至第２図Ｅを参照して詳述する。
先ず第２図Ａに示す如く、Ｐ型の半導体基板３
１表面に予定の第１および第２島領域と対応する
部分に夫々N+型の埋め込み層３２，３３を拡散
して形成し、埋め込み層３２，３３を囲む様に
P+型の上下分離領域３４の下拡散を行う。更に
第１島領域の埋め込み層３２上にはP+型のコレ
クタ埋め込み層３５を重畳して拡散する。
次に第２図Ｂに示す如く、基板３１表面にＮ型
のエピタキシヤル層３６を成長させる。このとき
埋め込み層３２，３３、コレクタ埋め込み層３５
および上下分離領域３４の下拡散は上下方向に拡
散され、所定の巾を有する埋め込み層３２，３３
コレクタ埋め込み層３５を形成している。
次に第２図Ｃに示す如く、エピタキシヤル層３
６表面より上下分離領域３４の上拡散と第１の島
領域３７にコレクタ導出領域３９を同時に拡散
し、上下分離領域３４を連結させてエピタキシヤ
ル層３６をPN分離し第１および第２の島領域３
７，３８を形成する。またコレクタ導出領域３９
は第１の島領域３７のPNPトランジスタのコレ
クタ埋め込み層３５まで達し、両者で共同してエ
ピタキシヤル層３６を完全に取り囲んでPNPト
ランジスタのベース領域４０を形成する。
次に第２図Ｄに示す如く、エピタキシヤル層３
６表面よりボロンを選択拡散し、第第１の島領域
３７のベース領域４０表面にPNPトランジスタ
のエツタ領域４１を形成し、第２の島領域３８に
はIIL素子のインジエクタ領域４２とベース領域
４３とを離間して形成する。
最後に第２図Ｅに示す如く、第１の島領域３７
のベース領域４０表面にN+型のベースコンタク
ト領域４５を形成し、同時に第２の島領域３８の
ベース領域４３表面にIIL素子の複数のコレクタ
領域４４，４４を形成していた。
以上に詳述した従来方法により縦型PNPトラ
ンジスタとIIL素子を同一チツプ内に集積化でき
る。なお斯る縦型PNPトランジスタの製造方法
は例えば特開昭59−172738号公報等に示されてい
る。
(ハ) 発明が解決しようとする問題点 しかしながら従来の半導体集積回路の製造方法
では、縦型PNPトランジスタのベース領域４０
がエピタキシヤル層３６で形成されるので、均一
ベースで且つベース巾を狭くできない。このため
縦型PNPトランジスタの利得帯域巾積（T）が
高くできず、またエピタキシヤル層３６の膜厚の
ばらつきによりhFEがばらつく欠点があつた。更
にIIL素子ではベース領域４３と埋め込み層３３
との距離が長くなるので、逆βが低くなり且つス
イツチング速度が遅くなる欠点があつた。
(ニ) 問題点を解決するための手段 本発明は斯点に鑑みてなされ、縦型PNPトラ
ンジスタをイオン注入によるコレクタ領域９およ
びベース領域１１で形成することにより縦型
PNPの特性を改善し且つIIL素子のベース領域１
０も縦型PNPトランジスタのコレクタ領域９と
同時に形成することにより特性を改善した半導体
集積回路の製造方法を実現するものである。
(ホ) 作用 本発明に依れば縦型PNPトランジスタを二重
拡散型に形成できるのでその特性を大巾に改善で
きるとともにIIL素子のベース領域も深く形成で
きるのでIIL素子の高速化も図れるのである。
(ヘ) 実施例 本発明に依る半導体集積回路の製造方法を第１
図Ａ乃至第１図Ｈを参照して詳述する。
本発明の第１の工程は、Ｐ型のシリコン半導体
基板１表面の予定の第１および第２の島領域２，
３の底面となる部分にN+型の埋め込み層４，５
を形成し、第１の島領域２の埋め込み層４上に
P+型のコレクタ埋め込み層６を形成し、基板１
表面にＮ型のエピタキシヤル層７を積層すること
にある（第１図Ａおよび第１図Ｂ参照）。
本工程では第１図Ａに示す如く、基板１表面に
選択的にアンチモンを拡散してN+型の埋め込み
層４，５を第１および第２の島領域２，３の底面
となる部分に形成する。なお第１の島領域２の埋
め込み層４上にはボロンを拡散して縦型PNPト
ランジスタのコレクタ埋め込み層６を形成し、同
時に各埋め込み層４，５を囲む様に上下分離領域
８の下拡散も行う。
次に第１図Ｂに示す如く、基板１上にエピタキ
シヤル層７を周知のエピタキシヤル技術によつて
約7μm厚に成長させ、この際に埋め込み層４，５
コレクタ埋め込み層６および上下分離領域４の下
拡散を上下方向に拡散させ所定の巾の埋め込み層
４，５およびPNPトランジスタのコレクタ埋め
込み層６を形成している。
本発明の第２の工程は、第１の島領域２および
第２の島領域３表面からＰ型を与える不純物をイ
オン注入し、第１の島領域２にはコレクタ埋め込
み層６まで達するＰ型のコレクタ領域９を形成
し、第２の島領域３には埋め込み層５の近くまで
達するベース領域１０を形成することにある（第
１図Ｃ参照）。
このイオン注入はボロンをドーズ量1013〜1015
cm-2で加速電圧80〜200keVで行い、第１の島領
域２のコレクタ埋め込み層６上のエピタキシヤル
層７表面に不純物を選択的に注入した後約２〜
3μの深さドライブインさせて、コレクタ埋め込
み層６まで到達させる。また第２の島領域３のエ
ピタキシヤル層７表面にも同時にイオン注入し埋
め込み層５までぎりぎり達するかあるいは若干離
れた位置までIIL素子のベース領域１０を形成す
る。
本工程では第１の島領域２に縦型PNPトラン
ジスタのコレクタ領域９を拡散することにより縦
型PNPトランジスタのコレクタ領域９の不純物
濃度を上げることができ、後工程でベースおよび
エミツタの二重拡散構造を実現できる。一方第２
の島領域３のIIL素子のベース領域１０を従来よ
り大巾に深く拡散できる様になる。
本発明の第３の工程は、第１の島領域２のコレ
クタ領域９表面にＮ型のベース領域１１を形成す
ることにある（第１図Ｄ参照）。
本工程では第１の島領域２のコレクタ領域９表
面にリンをイオン注入する。このイオン注入はリ
ンをドーズ量1015〜1017cm-2で加速電圧60〜
100keVで行い、深さ約1μにドライブインする。
この結果第１の島領域２のコレクタ領域９表面に
は縦型PNPトランジスタを構成するＮ型ベース
領域１１が形成される。
上述した第３の工程後、第１図Ｅに示す如く、
エピタキシヤル層７表面より上下分離領域８の上
拡散とPNPトランジスタのコレクタ導出領域１
２を同時に拡散し、上下分離領域８を連結させて
エピタキシヤル層７をPN分離して、第１の島領
域２と第２の島領域３とを電気的に分離する。ま
たコレクタ導出領域１２はPNPトランジスタの
コレクタ埋め込み層６まで達し、コレクタ導出領
域１２はコレクタ領域９全周を囲んでいる。
本発明の第４の工程は、第１の島領域２のベー
ス領域１１表面にＰ型のエミツタ領域１３を形成
し且つ第２の島領域３表面にIIL素子のＰ型イン
ジエクタ領域１４を形成することにある（第１図
Ｆ参照）。
本工程でPNPトランジスタは完成され、ベー
ス領域１１とエミツタ領域１３の二重拡散構造を
採るので縦型PNPトランジスタのベース巾のば
らつきが二重拡散型のNPNトランジスタとほぼ
同等になる。なお本工程でコレクタ導出領域１２
表面に重畳してベース拡散してコレクタコンタク
ト領域１５を形成ても良い。
また本工程では第２の島領域３に同時にエピタ
キシヤル層７表面にインジエクタ領域１４を設
け、ベース領域１０には重畳して表面ベース領域
１６を形成する。表面ベース領域１６は予定のコ
レクタ領域１７，１７を除く部分に形成され、ベ
ース取り出し抵抗の減少、表面リーク電流の低減
およびベース領域１０表面の反転を防止するため
のものである。
本発明の第５の工程は、第２の島領域２のベー
ス領域１０表面に複数個のN+型のコレクタ領域
１７，１７を形成し、IIL素子を完成することに
ある（第１図Ｇ参照）。
本工程ではコレクタ領域１７，１７の拡散は通
常NPNトランジスタのエミツタ拡散と共通して
おり、第１の島領域２のPNPトランジスタのベ
ース領域１１表面にベースコンタクト領域１８を
形成し、第２の島領域３ではベース領域１０表面
に表面ベース領域１６とほとんど重複しない様に
複数のコレクタ領域１７，１７を形成している。
従つてコレクタ領域１７，１７は表面では表面ベ
ース領域１６で囲まれ、底面ではベース領域１０
と接している。
本発明の最終工程は、周知の蒸着技術により蒸
着アルミニウムで各電極を形成することにある
（第１図Ｈ参照）。
本工程ではエピタキシヤル層７表面を被覆する
シリコン酸化膜１９にコンタクト孔を形成し、第
１の島領域２に形成した縦型PNPトランジスタ
のコレクタコンタクト領域１５ベースコンタクト
領域１８およびエミツタ領域１３に夫々オーミツ
ク接触するコレクタ電極２０、ベース電極２１お
よびエミツタ電極２２を形成し、第２の島領域３
に形成したIIL素子のインジエクタ領域１４、コ
レクタ領域１７，１７および表面ベース領域１６
に夫々オーミツク接触するインジエクタ電極２
３、コレクタ電極２４，２４、ベース電極２５を
形成している。
斯上した本発明方法に依れば、二重拡散型の縦
型PNPトランジスタとIIL素子を同一チツプ内に
効率良く集積化でき、それらの特性を大巾に改善
できる。
(ト) 発明の効果 本発明に依れば縦型PNPトランジスタを二重
拡散型の製造方法にできるので、従来の縦型
PNPトランジスタの均一ベース構造から拡散ベ
ース構造にできる利点を有する。この結果ベース
巾はベース領域１１とエミツタ領域１３の拡散に
より制御され、大巾にベース巾を狭くでき且つベ
ース巾のばらつきを低減できる。これにより高T
の縦型PNPトランジスタを同一チツプ内に容易
に集積化できる。
また本発明ではIIL素子のベース領域１０を縦
型PNPトランジスタのコレクタ拡散と共用して
深く形成できるので、IIL素子のベース領域１０
と埋め込み層５の距離を大巾に減少でき逆βを大
巾に改善でき高速動作ができる。
更に本発明ではNPNトランジスタとともに特
性の改善をした縦型PNPトランジスタおよびIIL
素子を同一チツプ内に集積化でき、きわめて特性
の改善された回路を半導体集積回路に組み込み可
能となる。
【図面の簡単な説明】
第１図Ａ乃至第１図Ｈは本発明に依る半導体集
積回路の製造方法を説明する断面図、第２図Ａ乃
至第２図Ｅは従来の半導体集積回路の製造方法を
説明する断面図である。 主な図番の説明、１は半導体基板、２，３は第
１および第２の島領域、４，５は埋め込み層、６
はコレクタ埋め込み層、７はエピタキシヤル層、
８は上下分離領域、９はコレクタ領域、１０は
IIL素子のベース領域、１１は縦型PNPトランジ
スタのコレクタ領域、１３は縦型PNPトランジ
スタのエミツタ領域、１４はインジエクタ領域、
１６は表面ベース領域、１７はIIL素子のコレク
タ領域である。

Claims (1)

  1. 【特許請求の範囲】 １ 一導電型の半導体基板表面の第１および第２
    の島領域底面に対応する部分に逆導電型の埋め込
    み層を形成し且つ前記第１の島領域の埋め込み層
    に重畳して一導電型のコレクタ埋め込み層を形成
    した後前記基板表面に逆導電型のエピタキシヤル
    層を積層する工程、 前記第１および第２の島領域表面から一導電型
    の不純物をイオン注入し前記コレクタ埋め込み層
    まで達する様に拡散してトランジスタのコレクタ
    領域とIIL素子のベース領域を同時に形成する工
    程、 前記第１の島領域のコレクタ領域表面に逆導電
    型の不純物をイオン注入してトランジスタのベー
    ス領域を形成する工程、 前記第１の島領域のベース領域表面および前記
    第２の島領域表面に一導電型の不純物を拡散し、
    トランジスタのエミツタ領域およびIIL素子のイ
    ンジエクタ領域を同時に形成する工程、 前記第２の島領域の前記ベース領域表面にIIL
    素子の複数の逆導電型のコレクタ領域を形成する
    工程とを具備することを特徴とする半導体集積回
    路の製造方法。
JP60084834A 1985-04-19 1985-04-19 半導体集積回路の製造方法 Granted JPS61242062A (ja)

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KR1019860002820A KR900000826B1 (ko) 1985-04-19 1986-04-14 반도체집적회로의 제조방법
CN86102691.8A CN1004456B (zh) 1985-04-19 1986-04-19 半导体器件及其制造方法
US07/119,668 US4780425A (en) 1985-04-19 1987-11-12 Method of making a bipolar transistor with double diffused isolation regions

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JPS61242062A JPS61242062A (ja) 1986-10-28
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Publication number Publication date
KR900000826B1 (ko) 1990-02-17
KR860008620A (ko) 1986-11-17
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