JPS58220471A - ラテラル・トランジスタ - Google Patents
ラテラル・トランジスタInfo
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- JPS58220471A JPS58220471A JP10498982A JP10498982A JPS58220471A JP S58220471 A JPS58220471 A JP S58220471A JP 10498982 A JP10498982 A JP 10498982A JP 10498982 A JP10498982 A JP 10498982A JP S58220471 A JPS58220471 A JP S58220471A
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- 238000009792 diffusion process Methods 0.000 abstract description 17
- 239000000758 substrate Substances 0.000 abstract description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 230000003321 amplification Effects 0.000 abstract description 6
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 6
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000005034 decoration Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はラテラル・トランジスタに関する。
半導体基板内にＰＮＰ ）ランジスタとＮＰＮ トラン
ジスタとを並置して設ける場合、一般に、一方のＰＮＰ
）ランジスタは、エミッタおよびコレクタの両領域を
基板の表面部に形成して、開基′板をベース領域に用い
る。いわゆるテ１チラル（横方向）・トランジスタ構造
にすることが多い。かかるラテラル・トランジスタは、
その構造上の理由から、エミッタ注入効率、コレクタ収
集効率が低く、したがって、直流電流増幅率ｈＦＥの高
いものを得ることか困雌であった。また、ラテラル・ト
ランジスタの直流電流増幅率ｈＦＥを高めるには、その
ペース幅を狭くすることも一方策であるが、この場合に
は、コレクタ・エミッタ間耐圧の低下を招くので、これ
にも限界がある。
ジスタとを並置して設ける場合、一般に、一方のＰＮＰ
）ランジスタは、エミッタおよびコレクタの両領域を
基板の表面部に形成して、開基′板をベース領域に用い
る。いわゆるテ１チラル（横方向）・トランジスタ構造
にすることが多い。かかるラテラル・トランジスタは、
その構造上の理由から、エミッタ注入効率、コレクタ収
集効率が低く、したがって、直流電流増幅率ｈＦＥの高
いものを得ることか困雌であった。また、ラテラル・ト
ランジスタの直流電流増幅率ｈＦＥを高めるには、その
ペース幅を狭くすることも一方策であるが、この場合に
は、コレクタ・エミッタ間耐圧の低下を招くので、これ
にも限界がある。
本発明は、上述の問題点を解消する有効な方策を提供す
るものであり、ラテラル・トランジスタのコレクタ領域
を深い第１領域と、この第１領域に重複された浅い第２
領域とによって構成したものである。この構成によれば
、ペース・コレクタ接合面積を大きくして、コレクタ収
集効率を高めることができ、電流増幅率を高くすること
が可能である。
るものであり、ラテラル・トランジスタのコレクタ領域
を深い第１領域と、この第１領域に重複された浅い第２
領域とによって構成したものである。この構成によれば
、ペース・コレクタ接合面積を大きくして、コレクタ収
集効率を高めることができ、電流増幅率を高くすること
が可能である。
第１図は本発明の実施例ラテラル・トランジスタの断面
図である。このトランジスタは、Ｐ−形シリコン基板１
にｎ＋形埋込層２．ｎ−形エピタキシャル成長層３およ
びｒ形分離領域４を設けて、これらによって画定される
前記ｎ−形エピタキシャル成長層３内に形成される。コ
レクタ領域は環状のＰ＋形の深い拡散領域５およびこれ
に重複形成されたＰ＋形の浅い拡散領域６で形成される
。エミッタ領域７は前記コレクタ領域５，６の環状内域
に設けられ、コレクタ領域６と同じ拡散工程で１形に形
成される。また、ベース領域となるｎ−形エピタキシャ
ル成長層３の表面に設けられたｎ＋形層８はベースコン
タクト領域である。トランジスタの各電領域に対しては
、表面の絶縁膜９によって絶縁性を保って、金属電極１
ｏが付設され、ベース（Ｂ）、エミッタ（Ｅ）、浅）、
レクタ（Ｃ）の各電極が形成される。
図である。このトランジスタは、Ｐ−形シリコン基板１
にｎ＋形埋込層２．ｎ−形エピタキシャル成長層３およ
びｒ形分離領域４を設けて、これらによって画定される
前記ｎ−形エピタキシャル成長層３内に形成される。コ
レクタ領域は環状のＰ＋形の深い拡散領域５およびこれ
に重複形成されたＰ＋形の浅い拡散領域６で形成される
。エミッタ領域７は前記コレクタ領域５，６の環状内域
に設けられ、コレクタ領域６と同じ拡散工程で１形に形
成される。また、ベース領域となるｎ−形エピタキシャ
ル成長層３の表面に設けられたｎ＋形層８はベースコン
タクト領域である。トランジスタの各電領域に対しては
、表面の絶縁膜９によって絶縁性を保って、金属電極１
ｏが付設され、ベース（Ｂ）、エミッタ（Ｅ）、浅）、
レクタ（Ｃ）の各電極が形成される。
第２図は前記実施例トランジスタにおけるコレクタ領域
およびエミッタ領域部分を拡大した断面図で第１図と同
一番号を付しており、図中にその実施態様例としての寸
法を示す。コレクタ領域の深い拡散領域５が、エミッタ
領域７の深さより０．３〜３．５μｍ深くなるように選
定すると、従来装置、すなわち、コレクタ、エミッタ各
領域が同じ深さでコレクターエミッタ間距離（ベース幅
）の同等なトランジスタにくらべて、ｈＦＥは倍加する
。たとえば、ｎ形エピタキシャル成長層３の表面不純物
濃度を１０１５程度とし、Ｐ＋形のコレクタ領域５，６
およびエミッタ領域７の表面不純物濃度を１０ 程度に
設定した実施例トランジスタは、第２図の寸法構成で、
ｈＦＥが約９５になり、同等構成の従来装置かｈｐＢ；
＝５０であることと対比すると、およそ２倍の高い電流
増幅率特性を示した。
およびエミッタ領域部分を拡大した断面図で第１図と同
一番号を付しており、図中にその実施態様例としての寸
法を示す。コレクタ領域の深い拡散領域５が、エミッタ
領域７の深さより０．３〜３．５μｍ深くなるように選
定すると、従来装置、すなわち、コレクタ、エミッタ各
領域が同じ深さでコレクターエミッタ間距離（ベース幅
）の同等なトランジスタにくらべて、ｈＦＥは倍加する
。たとえば、ｎ形エピタキシャル成長層３の表面不純物
濃度を１０１５程度とし、Ｐ＋形のコレクタ領域５，６
およびエミッタ領域７の表面不純物濃度を１０ 程度に
設定した実施例トランジスタは、第２図の寸法構成で、
ｈＦＥが約９５になり、同等構成の従来装置かｈｐＢ；
＝５０であることと対比すると、およそ２倍の高い電流
増幅率特性を示した。
第３図（ａ）〜（ｆ）は実施例のラテラル・ＰＮＰ）ラ
ンジスタと通常のバーチカル（縦形）・ＮＰＮ）ランジ
スタとを製造する工程図である。
ンジスタと通常のバーチカル（縦形）・ＮＰＮ）ランジ
スタとを製造する工程図である。
（ａ）Ｐ−形シリコン基板１の表面に、ドナー不純物の
選択拡散導入法により、ｎ＋形埋込層２を形成する。こ
のとき、基板１の表面部に設けられた絶縁膜９は、選択
拡散のための拡散阻止マスク材としての酸化シリコン膜
であり、これは、第１図。
選択拡散導入法により、ｎ＋形埋込層２を形成する。こ
のとき、基板１の表面部に設けられた絶縁膜９は、選択
拡散のための拡散阻止マスク材としての酸化シリコン膜
であり、これは、第１図。
第２図中の絶縁膜９と同一構成物を示したものではない
が、以降の各図説間では酸化シリコン膜を絶縁膜９と等
飾物であるとして表現する。
が、以降の各図説間では酸化シリコン膜を絶縁膜９と等
飾物であるとして表現する。
（ｂ）拡散阻止マスクの酸化シリコン膜を除去して、Ｐ
−形シリコン基板１およびｎ＋形埋込層２の表面全域に
ｎ−形エピタキシャル成長層３を２周知のエピタキシャ
ル技法により、有効厚さ５〜１０μｍが得られる所定の
厚さに形成する。この工程中、ｎ＋形埋込層２の不純物
は、ｎ−形エピタキシャル成長層２内にも導入され、こ
のｎ＋形埋込層２は浮き出た構造になる。
−形シリコン基板１およびｎ＋形埋込層２の表面全域に
ｎ−形エピタキシャル成長層３を２周知のエピタキシャ
ル技法により、有効厚さ５〜１０μｍが得られる所定の
厚さに形成する。この工程中、ｎ＋形埋込層２の不純物
は、ｎ−形エピタキシャル成長層２内にも導入され、こ
のｎ＋形埋込層２は浮き出た構造になる。
（Ｃ）表面絶縁膜９の勧口部を通じて、ｎ−形エピタキ
シャル成長層３内にアクセプタ不純物を選択拡散して、
Ｐ＋形分離領域４を、ｎ−形エピタキシャル成長層３を
貫通してＰ−形基板１に達する深さに形成し、これによ
り、各素子域を画定する。
シャル成長層３内にアクセプタ不純物を選択拡散して、
Ｐ＋形分離領域４を、ｎ−形エピタキシャル成長層３を
貫通してＰ−形基板１に達する深さに形成し、これによ
り、各素子域を画定する。
（ｄ）再度、表面絶縁膜９を設け、この絶縁膜９に環状
開口窓を形成し、同窓を通じて、コレクタ領域としての
第１領域５を環状に拡散形成する。
開口窓を形成し、同窓を通じて、コレクタ領域としての
第１領域５を環状に拡散形成する。
この第１領域６の深さは最終的に４〜６ｐｍになるよう
に調整される。このとき、他方の分離されたｎ−形エピ
タキシャル成長層域にもｒ影領域１１を同時に拡散形成
する。
に調整される。このとき、他方の分離されたｎ−形エピ
タキシャル成長層域にもｒ影領域１１を同時に拡散形成
する。
（ｅ）ついで、酸化シリコン膜をマスクにして、これに
所定の開口窓を設け、この開口窓を通じて、コレクタ領
域部に前記第１領域６と重複させたＰ＋形の第２領域６
、エミッタ領域７および他方の分離にｆ影領域１２を、
それぞれ、同一拡散処理工程で、その深さ約３μｍにな
るように、形成する。
所定の開口窓を設け、この開口窓を通じて、コレクタ領
域部に前記第１領域６と重複させたＰ＋形の第２領域６
、エミッタ領域７および他方の分離にｆ影領域１２を、
それぞれ、同一拡散処理工程で、その深さ約３μｍにな
るように、形成する。
このとき、コレクタ領域の第１領域５と第２領域６との
位置関係では、第２領域６の一部が第１領域５からエミ
ッタ領域７の側へ食み出た状態で重複されるようにパタ
ーン形成されるのが好ましい。
位置関係では、第２領域６の一部が第１領域５からエミ
ッタ領域７の側へ食み出た状態で重複されるようにパタ
ーン形成されるのが好ましい。
すなわち、コレクタの第２領域６をエミッタ領域７の側
へ食み出させるように構成すれば、コレクターエミッタ
間距離、いわゆるラテラル・トランジスタにおける実質
的なベース幅を同一の拡散処・理工程で制御できる利点
がある。なお、この距離は１０μｍ程度に設定されるの
が妥当である。
へ食み出させるように構成すれば、コレクターエミッタ
間距離、いわゆるラテラル・トランジスタにおける実質
的なベース幅を同一の拡散処・理工程で制御できる利点
がある。なお、この距離は１０μｍ程度に設定されるの
が妥当である。
（ｆ）ラテラル・トランジスタのベース領域へのコンタ
クト領域８ならびに他方の分離域に形成されるＮＰＮ
）ランジスタのエミッタ領域１３．およびコレクタ領域
へのコンタクト領域１４を形成スるためのドナー不純物
導入の拡散処理を通常の選択拡散法で形成したのち、各
領域にオーム性接触をなすアルミニウム膜を電極層１０
として形成する。
クト領域８ならびに他方の分離域に形成されるＮＰＮ
）ランジスタのエミッタ領域１３．およびコレクタ領域
へのコンタクト領域１４を形成スるためのドナー不純物
導入の拡散処理を通常の選択拡散法で形成したのち、各
領域にオーム性接触をなすアルミニウム膜を電極層１０
として形成する。
以上の工程で形成されたラテラル・ＰＮＰ ）ランジス
タと他方のバーチカル・ＮＰＮ トランジスタとは、同
一基板上に形成するバイポーラ集積回路（ＩＣ）に実用
され、従来のＩＣ製造工程を大幅に変更することなく実
現できる。第３図で、従来のＩＣ製造工程と異なるのは
、ラテラル・トランジスタのコレクタ領域としての深い
第１領域５とバーチカル・トランジス）のベース領域の
深イ領域１１とを形成するための拡散工程が付加されて
いるが、これは各トランジスタの最終的形状ならびに諸
物件を悪化させる要因にはならない。むしろ、バーチカ
ル・トランジスタ側の深い拡散領域１１の部分にベース
コンタクト用電極１ｏを設けることにより、同部分が他
のベース領域１２の部分より高い不純物濃度に形成され
ており、安定なオーム性接触が得られて、特性向上をも
たらす利点となる。
タと他方のバーチカル・ＮＰＮ トランジスタとは、同
一基板上に形成するバイポーラ集積回路（ＩＣ）に実用
され、従来のＩＣ製造工程を大幅に変更することなく実
現できる。第３図で、従来のＩＣ製造工程と異なるのは
、ラテラル・トランジスタのコレクタ領域としての深い
第１領域５とバーチカル・トランジス）のベース領域の
深イ領域１１とを形成するための拡散工程が付加されて
いるが、これは各トランジスタの最終的形状ならびに諸
物件を悪化させる要因にはならない。むしろ、バーチカ
ル・トランジスタ側の深い拡散領域１１の部分にベース
コンタクト用電極１ｏを設けることにより、同部分が他
のベース領域１２の部分より高い不純物濃度に形成され
ており、安定なオーム性接触が得られて、特性向上をも
たらす利点となる。
第４図は本発明の別の実施例トランジスタの断面図であ
り、この例では、素子間分離領域４の直下に、これとつ
ながるべき第２の分離領域１６をそなえている。この第
２の分離領域１５を形成するには、予め、Ｐ形基板１内
に不純物領域を設けておき、これがｎ形エピタキシャル
成長層３の育成時□に同時に浮き出るようにすればよい
。また、この構成によれば、Ｐ＋形分離領域４をラテラ
ル・トランジスタのコレクタの深い第１領域５．！：同
時に拡散形成することが可能である。これは、エピタキ
シャル成長層３を薄くなし得るとともに、微細パターン
形状の半導体装置の実現にも有利である。
り、この例では、素子間分離領域４の直下に、これとつ
ながるべき第２の分離領域１６をそなえている。この第
２の分離領域１５を形成するには、予め、Ｐ形基板１内
に不純物領域を設けておき、これがｎ形エピタキシャル
成長層３の育成時□に同時に浮き出るようにすればよい
。また、この構成によれば、Ｐ＋形分離領域４をラテラ
ル・トランジスタのコレクタの深い第１領域５．！：同
時に拡散形成することが可能である。これは、エピタキ
シャル成長層３を薄くなし得るとともに、微細パターン
形状の半導体装置の実現にも有利である。
本発明は、上述の各実施例によって詳記したように、要
約すると、コレクタ領域が深い第１領域と、前記第１領
域に重複された浅い第２領域とにより構成されたことを
特徴とするラテラル・トランジスタを提供するものであ
り、これにより、ラテラル・トランジスタの電流増幅率
の増大を容易に達成し得、ＩＣ化にも有益である。
約すると、コレクタ領域が深い第１領域と、前記第１領
域に重複された浅い第２領域とにより構成されたことを
特徴とするラテラル・トランジスタを提供するものであ
り、これにより、ラテラル・トランジスタの電流増幅率
の増大を容易に達成し得、ＩＣ化にも有益である。
【図面の簡単な説明】
第１図および第２図は本発明の実施例ラテラル・トラン
ジスタの断面図および同要部拡大断面図、第３図（、）
〜（ｆ）は本発明実施例装置を実現する工程図、第４図
は本発明の他の実施例ラテラル・トランジスタの断面図
である。 １・・・・・・ｒ形シリコン基板、２・・・・・・ｎ＋
形埋込層、３・・・・・・ｎ−形エピタキシャル成長層
、４・・・・・・Ｐ＋形分離領域、５・・・・・・コレ
クタの深い領域、６・・・・・・コレクタの浅い領域、
７・・・・・・エミッタ領域、８・・・・・・ｎ＋形コ
ンタクト領域、９・・・・・・絶縁膜、１０・・・・・
・金属電極、１１・・・・・・深いベース領域、１２・
・・・・・ベース領域、１３・・・・・・エミッタ領域
、１４・・・・・・ベースコンタクト領域、１６・・・
・・・Ｐ＋形分離領域。 第１図 Ｂ Ｅ Ｃ 第２図 、 。
ジスタの断面図および同要部拡大断面図、第３図（、）
〜（ｆ）は本発明実施例装置を実現する工程図、第４図
は本発明の他の実施例ラテラル・トランジスタの断面図
である。 １・・・・・・ｒ形シリコン基板、２・・・・・・ｎ＋
形埋込層、３・・・・・・ｎ−形エピタキシャル成長層
、４・・・・・・Ｐ＋形分離領域、５・・・・・・コレ
クタの深い領域、６・・・・・・コレクタの浅い領域、
７・・・・・・エミッタ領域、８・・・・・・ｎ＋形コ
ンタクト領域、９・・・・・・絶縁膜、１０・・・・・
・金属電極、１１・・・・・・深いベース領域、１２・
・・・・・ベース領域、１３・・・・・・エミッタ領域
、１４・・・・・・ベースコンタクト領域、１６・・・
・・・Ｐ＋形分離領域。 第１図 Ｂ Ｅ Ｃ 第２図 、 。
Claims (1)
- 【特許請求の範囲】 （１）ベース領域と、前記ペース領域の表面に形成され
たコレクタ、エミッタ領域を備え、前記コレクタ領域が
深い第１領域と、前記第１領域に重複された浅い第２の
領域とにより構成されたことを特徴とするラテラル・ト
ランジスタ。 （２ン コレクタの第２領域がエミッタ領域の側へ拡
がって第１領域に重複されたことを特徴とする特許請求
の範囲第１項に記載のラテラル・トランジスタ。 （３） コレクタの第２領域がエミッタ領域と同じ深
さに形成されたことを特徴とする特許請求の範囲第１項
または第２項に記載のラテラル・トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10498982A JPS58220471A (ja) | 1982-06-17 | 1982-06-17 | ラテラル・トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10498982A JPS58220471A (ja) | 1982-06-17 | 1982-06-17 | ラテラル・トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220471A true JPS58220471A (ja) | 1983-12-22 |
Family
ID=14395499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10498982A Pending JPS58220471A (ja) | 1982-06-17 | 1982-06-17 | ラテラル・トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220471A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261865A (ja) * | 1988-04-13 | 1989-10-18 | Fuji Electric Co Ltd | 横形バイポーラトランジスタ |
-
1982
- 1982-06-17 JP JP10498982A patent/JPS58220471A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01261865A (ja) * | 1988-04-13 | 1989-10-18 | Fuji Electric Co Ltd | 横形バイポーラトランジスタ |
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