JP3226232B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
- C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
- C04B28/00—Compositions of mortars, concrete or artificial stone, containing inorganic binders or the reaction product of an inorganic and an organic binder, e.g. polycarboxylate cements
- C04B28/02—Compositions of mortars, concrete or artificial stone, containing inorganic binders or the reaction product of an inorganic and an organic binder, e.g. polycarboxylate cements containing hydraulic cements other than calcium sulfates
- C04B28/08—Slag cements
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Description
【０００１】
【産業上の利用分野】この発明は、バイポ−ラトランジ
スタを有する半導体装置及びその製造方法に関する。
スタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図１０乃至図１５は、従来、最も良く使
用されていたラテラルＰＮＰバイポ−ラトランジスタ
（以下、Ｌ−ＰＮＰバイポ−ラトランジスタという）の
製造方法を示す図である。
用されていたラテラルＰＮＰバイポ−ラトランジスタ
（以下、Ｌ−ＰＮＰバイポ−ラトランジスタという）の
製造方法を示す図である。
【０００３】図１０に示すように、Ｐ型の半導体基板２
０１上に、例えば周知のイオン注入法により選択的にＮ
型の埋め込み層２０２を形成する。更に、Ｎ型の埋め込
み層２０２を有するＰ型の半導体基板２０１上にＰ型の
半導体層２０３を例えばエピタキシャル成長する。更
に、このＰ型の半導体層２０３表面からＮ型の埋め込み
層２０２に達するように、Ｎ型不純物を拡散して、Ｌ−
ＰＮＰトランジスタのベ−スとなるＮ型の拡散層２０４
を形成する。更に、周知の選択酸化法により素子分離用
の絶縁膜２０５を形成する。次に図１１に示すように、
Ｎ型の拡散層２０４を有する基板表面を薄く酸化し絶縁
膜を形成し、その絶縁膜上に例えば二つの耐熱性マスク
材２０７を形成する。次に図１２に示すように、レジス
ト２１０により、コレクタ、エミッタとなる領域をカバ
−して、Ｎ型の拡散層２０４表面にＮ型不純物例えばＡ
ｓをイオン注入してベ−ス取り出し領域２１１を形成す
る。更に図１３に示すように、レジスト２１２により、
ベ−スとなる領域をカバ−して、Ｎ型の拡散層２０４表
面にＢＦ2 を拡散してＰ型のコレクタ領域２１３及びＰ
型のエミッタ領域２１４を形成する。その後、図１４に
示すように、絶縁膜２１５を堆積し、ベ−ス電極、コレ
クタ電極、エミッタ電極となる部分の絶縁膜２１５を選
択的に除去して開口部を設け、それぞれ、ベ−ス電極２
１８、コレクタ電極２１６、エミッタ電極２１４を形成
する。
０１上に、例えば周知のイオン注入法により選択的にＮ
型の埋め込み層２０２を形成する。更に、Ｎ型の埋め込
み層２０２を有するＰ型の半導体基板２０１上にＰ型の
半導体層２０３を例えばエピタキシャル成長する。更
に、このＰ型の半導体層２０３表面からＮ型の埋め込み
層２０２に達するように、Ｎ型不純物を拡散して、Ｌ−
ＰＮＰトランジスタのベ−スとなるＮ型の拡散層２０４
を形成する。更に、周知の選択酸化法により素子分離用
の絶縁膜２０５を形成する。次に図１１に示すように、
Ｎ型の拡散層２０４を有する基板表面を薄く酸化し絶縁
膜を形成し、その絶縁膜上に例えば二つの耐熱性マスク
材２０７を形成する。次に図１２に示すように、レジス
ト２１０により、コレクタ、エミッタとなる領域をカバ
−して、Ｎ型の拡散層２０４表面にＮ型不純物例えばＡ
ｓをイオン注入してベ−ス取り出し領域２１１を形成す
る。更に図１３に示すように、レジスト２１２により、
ベ−スとなる領域をカバ−して、Ｎ型の拡散層２０４表
面にＢＦ2 を拡散してＰ型のコレクタ領域２１３及びＰ
型のエミッタ領域２１４を形成する。その後、図１４に
示すように、絶縁膜２１５を堆積し、ベ−ス電極、コレ
クタ電極、エミッタ電極となる部分の絶縁膜２１５を選
択的に除去して開口部を設け、それぞれ、ベ−ス電極２
１８、コレクタ電極２１６、エミッタ電極２１４を形成
する。
【０００４】
【発明が解決しようとする課題】上記したような従来の
半導体装置においては、エミッタ領域２１４の底面より
注入されたキャリアがコレクタ電流に寄与できないた
め、電流効率Ｈｆｅが低く、ベ−ス面積が大きいため、
ベ−ス容量が大きくなり、高周波特性がＮＰＮバイポ−
ラトランジスタに比べて悪いという問題点があった。
半導体装置においては、エミッタ領域２１４の底面より
注入されたキャリアがコレクタ電流に寄与できないた
め、電流効率Ｈｆｅが低く、ベ−ス面積が大きいため、
ベ−ス容量が大きくなり、高周波特性がＮＰＮバイポ−
ラトランジスタに比べて悪いという問題点があった。
【０００５】そこで、このＬ−ＰＮＰバイポ−ラトラン
ジスタの問題点を解決する方法として、図１５に示すよ
うな縦型ＰＮＰバイポ−ラトランジスタ（以下、Ｖ−Ｐ
ＮＰバイポ−ラトランジスタという）が考案されてい
る。
ジスタの問題点を解決する方法として、図１５に示すよ
うな縦型ＰＮＰバイポ−ラトランジスタ（以下、Ｖ−Ｐ
ＮＰバイポ−ラトランジスタという）が考案されてい
る。
【０００６】Ｐ型の半導体基板３０１上に選択的にＮ型
の埋め込み層３０２が形成され、更にＮ型の埋め込み層
３０２上にコレクタ抵抗を下げるためにＰ+ 型の埋め込
み層３２０を形成する。このＮ型の埋め込み層３０２を
有するＰ型の半導体基板３０１上にコレクタとなるＰ型
の半導体層３０３を形成する。Ｎ型の埋め込み層３０２
に達するようにＮ型の素子分離領域３０４を形成してＰ
型の半導体層３０３の島を形成する。更に、Ｐ型の半導
体層３０３表面からＰ+ 型の埋め込み層３２０に達する
ようにＰ型のコレクタ取り出し領域３１３を形成する。
更にコレクタ取り出し領域３１３をカバ−し、Ｐ型の半
導体層３０３表面にベ−スとなるＮ型の拡散層３０９を
形成し、更にこのＮ型の拡散層３０９表面にＰ型のエミ
ッタ領域３１４及びＮ+ 型のベ−ス取り出し領域３１１
をそれぞれ選択的に形成してＶ−ＰＮＰバイポ−ラトラ
ンジスタを得ている。
の埋め込み層３０２が形成され、更にＮ型の埋め込み層
３０２上にコレクタ抵抗を下げるためにＰ+ 型の埋め込
み層３２０を形成する。このＮ型の埋め込み層３０２を
有するＰ型の半導体基板３０１上にコレクタとなるＰ型
の半導体層３０３を形成する。Ｎ型の埋め込み層３０２
に達するようにＮ型の素子分離領域３０４を形成してＰ
型の半導体層３０３の島を形成する。更に、Ｐ型の半導
体層３０３表面からＰ+ 型の埋め込み層３２０に達する
ようにＰ型のコレクタ取り出し領域３１３を形成する。
更にコレクタ取り出し領域３１３をカバ−し、Ｐ型の半
導体層３０３表面にベ−スとなるＮ型の拡散層３０９を
形成し、更にこのＮ型の拡散層３０９表面にＰ型のエミ
ッタ領域３１４及びＮ+ 型のベ−ス取り出し領域３１１
をそれぞれ選択的に形成してＶ−ＰＮＰバイポ−ラトラ
ンジスタを得ている。
【０００７】このようなＶ−ＰＮＰバイポ−ラトランジ
スタでは、エミッタ領域３１４より注入されたキャリア
は、Ｎ型の拡散層３０９を下方向に流れて、Ｐ型の半導
体層３０３、Ｐ+ 型の埋め込み層３２０を通って、コレ
クタ取り出し領域３１３に伝わる。このようにＶ−ＰＮ
Ｐバイポ−ラトランジスタを有効的に利用するために
は、Ｐ+ 型の埋め込み層３２０を設ける必要がある。し
かしながら、このＰ+ 型の埋め込み層３２０を設けるに
は、Ｎ型の埋め込み層３０２を形成した後、Ｐ型の半導
体層３０３を形成する前に、Ｐ+ 拡散を行う方法や、Ｐ
型の半導体層３０３を形成した後で、高エネルギ−イオ
ン注入によりイオン注入する方法等があるが、どちらも
工程コストが高くなり、コストパフォ−マンスに問題が
あった。また、製造工程も複雑であった。
スタでは、エミッタ領域３１４より注入されたキャリア
は、Ｎ型の拡散層３０９を下方向に流れて、Ｐ型の半導
体層３０３、Ｐ+ 型の埋め込み層３２０を通って、コレ
クタ取り出し領域３１３に伝わる。このようにＶ−ＰＮ
Ｐバイポ−ラトランジスタを有効的に利用するために
は、Ｐ+ 型の埋め込み層３２０を設ける必要がある。し
かしながら、このＰ+ 型の埋め込み層３２０を設けるに
は、Ｎ型の埋め込み層３０２を形成した後、Ｐ型の半導
体層３０３を形成する前に、Ｐ+ 拡散を行う方法や、Ｐ
型の半導体層３０３を形成した後で、高エネルギ−イオ
ン注入によりイオン注入する方法等があるが、どちらも
工程コストが高くなり、コストパフォ−マンスに問題が
あった。また、製造工程も複雑であった。
【０００８】そこで、本発明は、上記欠点を除去し、Ｌ
−ＰＮＰバイポ−ラトランジスタと同等の工程で、更
に、Ｖ−ＰＮＰバイポ−ラトランジスタと同性能のＨｆ
ｅ、周波数特性の半導体装置を提供することを目的とす
る。
−ＰＮＰバイポ−ラトランジスタと同等の工程で、更
に、Ｖ−ＰＮＰバイポ−ラトランジスタと同性能のＨｆ
ｅ、周波数特性の半導体装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、一導電型の半導体基板と、前記半導体基板上に選択
的に形成された逆導電型の埋め込み層と、前記埋め込み
層を有する前記半導体基板上に形成された一導電型の半
導体層と、前記半導体層表面から前記埋め込み層に達す
るように選択的に形成された素子分離領域と、前記素子
分離領域に囲まれた前記半導体層上に形成された絶縁膜
と、前記絶縁膜上に形成された耐熱性マスク材と、前記
耐熱性マスク材近傍下方に位置する前記半導体層表面に
形成された逆導電型のベ−ス層と、前記半導体層表面に
前記ベ−ス層と接続するように形成された逆導電型のベ
−ス取り出し領域と、前記耐熱性マスク材により領域が
規定され、前記ベ−ス層表面に形成された一導電型のエ
ミッタ層と、前記半導体層表面に形成され、前記耐熱性
マスク材により領域が規定された一導電型のコレクタ層
と、前記ベ−ス取り出し領域及び前記エミッタ層及びコ
レクタ層上の前記絶縁膜を選択的に除去し開口部をそれ
ぞれ設け、この開口部上にそれぞれ形成されたベ−ス電
極及びエミッタ電極及びコレクタ電極とを具備すること
を特徴としている。
に、一導電型の半導体基板と、前記半導体基板上に選択
的に形成された逆導電型の埋め込み層と、前記埋め込み
層を有する前記半導体基板上に形成された一導電型の半
導体層と、前記半導体層表面から前記埋め込み層に達す
るように選択的に形成された素子分離領域と、前記素子
分離領域に囲まれた前記半導体層上に形成された絶縁膜
と、前記絶縁膜上に形成された耐熱性マスク材と、前記
耐熱性マスク材近傍下方に位置する前記半導体層表面に
形成された逆導電型のベ−ス層と、前記半導体層表面に
前記ベ−ス層と接続するように形成された逆導電型のベ
−ス取り出し領域と、前記耐熱性マスク材により領域が
規定され、前記ベ−ス層表面に形成された一導電型のエ
ミッタ層と、前記半導体層表面に形成され、前記耐熱性
マスク材により領域が規定された一導電型のコレクタ層
と、前記ベ−ス取り出し領域及び前記エミッタ層及びコ
レクタ層上の前記絶縁膜を選択的に除去し開口部をそれ
ぞれ設け、この開口部上にそれぞれ形成されたベ−ス電
極及びエミッタ電極及びコレクタ電極とを具備すること
を特徴としている。
【００１０】一導電型の半導体基板上に逆導電型の埋め
込み層を選択的に形成する工程と、前記埋め込み層を有
する前記半導体基板上に一導電型の半導体層を形成する
工程と、前記半導体層表面から前記埋め込み層に達する
ように素子分離領域を形成する工程と、前記素子分離領
域を有する前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に耐熱性マスク材を形成する工程と、前記
耐熱性マスク材近傍下方に位置する前記半導体層表面に
逆導電型のベ−ス層を形成する工程と、前記半導体層表
面に前記ベ−ス層と接続するように逆導電型のベ−ス取
り出し領域を形成する工程と、前記耐熱性マスク材近傍
下方に位置する前記ベ−ス層表面に一導電型のエミッタ
層及び前記一導電型の半導体層表面に一導電型のコレク
タ層を形成する工程と、前記ベ−ス取り出し領域及び前
記エミッタ層及びコレクタ層上の前記絶縁膜を選択的に
除去して開口部をそれぞれ設ける工程と、前記開口部上
にそれぞれベ−ス電極及びエミッタ電極及びコレクタ電
極を形成する工程とを具備することを特徴としている。
込み層を選択的に形成する工程と、前記埋め込み層を有
する前記半導体基板上に一導電型の半導体層を形成する
工程と、前記半導体層表面から前記埋め込み層に達する
ように素子分離領域を形成する工程と、前記素子分離領
域を有する前記半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に耐熱性マスク材を形成する工程と、前記
耐熱性マスク材近傍下方に位置する前記半導体層表面に
逆導電型のベ−ス層を形成する工程と、前記半導体層表
面に前記ベ−ス層と接続するように逆導電型のベ−ス取
り出し領域を形成する工程と、前記耐熱性マスク材近傍
下方に位置する前記ベ−ス層表面に一導電型のエミッタ
層及び前記一導電型の半導体層表面に一導電型のコレク
タ層を形成する工程と、前記ベ−ス取り出し領域及び前
記エミッタ層及びコレクタ層上の前記絶縁膜を選択的に
除去して開口部をそれぞれ設ける工程と、前記開口部上
にそれぞれベ−ス電極及びエミッタ電極及びコレクタ電
極を形成する工程とを具備することを特徴としている。
【００１１】
【作用】以上説明したように、この発明によれば、エミ
ッタ領域の側面より注入されたキャリアは、Ｎ型のベ−
ス層１０９を通ってＰ型のコレクタ層１１３に達し、コ
レクタ電流に寄与する。また、エミッタ領域の底面より
注入されたキャリアは、Ｎ型のベ−ス層１０９を通って
Ｐ型の半導体層１０３を通してコレクタ電流に寄与す
る。すなわち、横方向のＬ−ＰＮＰバイポ−ラトランジ
スタと縦方向のＶ−ＰＮＰバイポ−ラトランジスタの構
造を兼ね揃えていることになり、高い電流効率Ｈｆｅが
得られる。
ッタ領域の側面より注入されたキャリアは、Ｎ型のベ−
ス層１０９を通ってＰ型のコレクタ層１１３に達し、コ
レクタ電流に寄与する。また、エミッタ領域の底面より
注入されたキャリアは、Ｎ型のベ−ス層１０９を通って
Ｐ型の半導体層１０３を通してコレクタ電流に寄与す
る。すなわち、横方向のＬ−ＰＮＰバイポ−ラトランジ
スタと縦方向のＶ−ＰＮＰバイポ−ラトランジスタの構
造を兼ね揃えていることになり、高い電流効率Ｈｆｅが
得られる。
【００１２】また、Ｐ型のコレクタ層１１３とＰ型のエ
ミッタ層１１４の距離すなわちＬ−ＰＮＰバイポ−ラト
ランジスタのベ−ス幅が、耐熱性マスク材１０７のパタ
−ンにより制御でき、ベ−ス幅を小さくすることが可能
になり、周波数特性も向上する。
ミッタ層１１４の距離すなわちＬ−ＰＮＰバイポ−ラト
ランジスタのベ−ス幅が、耐熱性マスク材１０７のパタ
−ンにより制御でき、ベ−ス幅を小さくすることが可能
になり、周波数特性も向上する。
【００１３】また、Ｖ−ＰＮＰバイポ−ラトランジスタ
を有効的に利用するためのＰ+ 型の埋め込み層３２０を
設ける必要がない。その結果、Ｐ+ 拡散や高エネルギ−
イオン注入を行う必要がなく、製造工程も簡略であり、
コストパフォ−マンスにも問題がなくなる。
を有効的に利用するためのＰ+ 型の埋め込み層３２０を
設ける必要がない。その結果、Ｐ+ 拡散や高エネルギ−
イオン注入を行う必要がなく、製造工程も簡略であり、
コストパフォ−マンスにも問題がなくなる。
【００１４】
【実施例】この発明の実施例を図１乃至図９を参照に
し、詳細に説明する。図１乃至図８は、本発明の実施例
における半導体装置の製造方法を示す図である。また、
図９は、本発明の実施例における半導体装置の平面図で
ある。
し、詳細に説明する。図１乃至図８は、本発明の実施例
における半導体装置の製造方法を示す図である。また、
図９は、本発明の実施例における半導体装置の平面図で
ある。
【００１５】図１に示すように、一導電型例えばＰ型の
半導体基板１０１上に４ミクロン程の逆導電型例えばＮ
型の埋め込み層１０２を選択的に形成する。更にこのＮ
型の埋め込み層１０２を有するＰ型の半導体基板１０１
上に一導電型例えばＰ型の半導体層１０３を３乃至５ミ
クロン程形成する。次に、図２に示すように、この部分
でないＮＰＮバイポ−ラ半導体装置（図示せず）のコレ
クタ領域形成時の拡散と同様に逆導電型例えばＮ型の素
子分離領域１０４を形成する。この素子分離領域１０４
はＮ型の埋め込み層１０２に達するようにする。更に、
素子分離領域１０４を有するＰ型の半導体層１０３を周
知の選択酸化法により選択的に酸化し、素子分離領域１
０４上に絶縁膜１０５を形成する。更に、図３に示すよ
うに、素子分離領域１０４を有するＰ型の半導体層１０
３表面を薄く酸化し絶縁膜１０６とする。更に、Ｐ型の
半導体層１０３上の絶縁膜１０６上に例えば二つのパタ
−ンの耐熱性マスク材例えばポリシリコン１０７を形成
する。更に、図４に示すように、耐熱性マスク材１０７
間部分を残して、耐熱性マスク材１０７及び絶縁膜１０
６、１０５上をレジスト１０８で覆い、この状態で、Ｎ
型不純物である例えばＰをイオン注入する。耐熱性マス
ク材１０７上に注入されたＰは、耐熱性マスク材１０７
下のＰ型の半導体層１０３及び素子分離領域１０４に達
することはない。レジスト１０８を剥離後、図５に示す
ように、例えば窒素雰囲気中で９００℃、３０分程度の
熱処理を施し、耐熱性マスク材１０７下間でＰを拡散し
Ｐの活性化を行う。これによって、逆導電型例えばＮ型
のベ−ス層１０９を形成する。これによって、耐熱性マ
スク材１０７間下だけでなく耐熱性マスク材１０７間下
より外側に接合を形成している。更に図６に示すよう
に、レジスト１１０により、コレクタ、エミッタとなる
領域をカバ−して、Ｐ型の半導体層１０３表面にＮ型不
純物例えばＡｓをイオン注入してベ−ス取り出し領域１
１１を形成する。また、このベ−ス取り出し領域１１１
は、Ｎ型のベ−ス層１０９と接触するようにする。レジ
スト１１０を剥離後、更に図７に示すように、再度パタ
−ン化したレジスト１１０を形成し、このレジスト１１
２により、ベ−ス取り出し領域１１１をカバ−して、Ｎ
型のベ−ス層１０９及びＰ型の半導体層１０３表面にＢ
Ｆ2 を拡散する。そして、Ｎ型のベ−ス層１０９表面に
一導電型例えばＰ型のエミッタ層１１４、Ｐ型の半導体
層１０３表面に例えば一導電型例えばＰ型のコレクタ層
１１３をそれぞれ形成する。レジスト１１２を剥離後、
図８に示すように、絶縁膜１１５を堆積し、ベ−ス電
極、コレクタ電極、エミッタ電極となる部分すなわち、
ベ−ス取り出し領域１１１、Ｐ型のコレクタ層１１３、
Ｐ型のエミッタ層１１４上の絶縁膜１１５を選択的に除
去して開口部を設ける。更に、電極材料となる例えばア
ルミニウムを蒸着し、これをフォトエッチングすること
でそれぞれ、ベ−ス電極１１８、コレクタ電極１１６、
エミッタ電極１１７を形成する。
半導体基板１０１上に４ミクロン程の逆導電型例えばＮ
型の埋め込み層１０２を選択的に形成する。更にこのＮ
型の埋め込み層１０２を有するＰ型の半導体基板１０１
上に一導電型例えばＰ型の半導体層１０３を３乃至５ミ
クロン程形成する。次に、図２に示すように、この部分
でないＮＰＮバイポ−ラ半導体装置（図示せず）のコレ
クタ領域形成時の拡散と同様に逆導電型例えばＮ型の素
子分離領域１０４を形成する。この素子分離領域１０４
はＮ型の埋め込み層１０２に達するようにする。更に、
素子分離領域１０４を有するＰ型の半導体層１０３を周
知の選択酸化法により選択的に酸化し、素子分離領域１
０４上に絶縁膜１０５を形成する。更に、図３に示すよ
うに、素子分離領域１０４を有するＰ型の半導体層１０
３表面を薄く酸化し絶縁膜１０６とする。更に、Ｐ型の
半導体層１０３上の絶縁膜１０６上に例えば二つのパタ
−ンの耐熱性マスク材例えばポリシリコン１０７を形成
する。更に、図４に示すように、耐熱性マスク材１０７
間部分を残して、耐熱性マスク材１０７及び絶縁膜１０
６、１０５上をレジスト１０８で覆い、この状態で、Ｎ
型不純物である例えばＰをイオン注入する。耐熱性マス
ク材１０７上に注入されたＰは、耐熱性マスク材１０７
下のＰ型の半導体層１０３及び素子分離領域１０４に達
することはない。レジスト１０８を剥離後、図５に示す
ように、例えば窒素雰囲気中で９００℃、３０分程度の
熱処理を施し、耐熱性マスク材１０７下間でＰを拡散し
Ｐの活性化を行う。これによって、逆導電型例えばＮ型
のベ−ス層１０９を形成する。これによって、耐熱性マ
スク材１０７間下だけでなく耐熱性マスク材１０７間下
より外側に接合を形成している。更に図６に示すよう
に、レジスト１１０により、コレクタ、エミッタとなる
領域をカバ−して、Ｐ型の半導体層１０３表面にＮ型不
純物例えばＡｓをイオン注入してベ−ス取り出し領域１
１１を形成する。また、このベ−ス取り出し領域１１１
は、Ｎ型のベ−ス層１０９と接触するようにする。レジ
スト１１０を剥離後、更に図７に示すように、再度パタ
−ン化したレジスト１１０を形成し、このレジスト１１
２により、ベ−ス取り出し領域１１１をカバ−して、Ｎ
型のベ−ス層１０９及びＰ型の半導体層１０３表面にＢ
Ｆ2 を拡散する。そして、Ｎ型のベ−ス層１０９表面に
一導電型例えばＰ型のエミッタ層１１４、Ｐ型の半導体
層１０３表面に例えば一導電型例えばＰ型のコレクタ層
１１３をそれぞれ形成する。レジスト１１２を剥離後、
図８に示すように、絶縁膜１１５を堆積し、ベ−ス電
極、コレクタ電極、エミッタ電極となる部分すなわち、
ベ−ス取り出し領域１１１、Ｐ型のコレクタ層１１３、
Ｐ型のエミッタ層１１４上の絶縁膜１１５を選択的に除
去して開口部を設ける。更に、電極材料となる例えばア
ルミニウムを蒸着し、これをフォトエッチングすること
でそれぞれ、ベ−ス電極１１８、コレクタ電極１１６、
エミッタ電極１１７を形成する。
【００１６】本実施例では、耐熱性マスク材１０７のパ
タ−ンはリング状であったが、直線でもコの字形でも良
い。すなわち、ベ−ス幅を決定することのできる耐熱性
マスク材であれば何でも構わない。耐熱性マスク材１０
７としては、抵抗に使用する物でも、ＢｉＣＭＯＳであ
ればゲ−ト材でも構わない。
タ−ンはリング状であったが、直線でもコの字形でも良
い。すなわち、ベ−ス幅を決定することのできる耐熱性
マスク材であれば何でも構わない。耐熱性マスク材１０
７としては、抵抗に使用する物でも、ＢｉＣＭＯＳであ
ればゲ−ト材でも構わない。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、Ｌ−ＰＮＰバイポ−ラトランジスタと同等の工程
で、更に、Ｖ−ＰＮＰバイポ−ラトランジスタと同性能
のＨｆｅ、周波数特性の半導体装置を提供するという効
果がある。
ば、Ｌ−ＰＮＰバイポ−ラトランジスタと同等の工程
で、更に、Ｖ−ＰＮＰバイポ−ラトランジスタと同性能
のＨｆｅ、周波数特性の半導体装置を提供するという効
果がある。
【図１】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図２】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図３】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図４】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図５】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図６】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図７】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図８】本発明の実施例における半導体装置の製造方法
を示す図である。
を示す図である。
【図９】本発明の実施例における半導体装置の平面図で
ある。
ある。
【図１０】従来の半導体装置の製造方法を示す図であ
る。
る。
【図１１】従来の半導体装置の製造方法を示す図であ
る。
る。
【図１２】従来の半導体装置の製造方法を示す図であ
る。
る。
【図１３】従来の半導体装置の製造方法を示す図であ
る。
る。
【図１４】従来の半導体装置の製造方法を示す図であ
る。
る。
【図１５】従来の半導体装置の製造方法を示す図であ
る。
る。
１０１ 一導電型の半導体基板 １０２ 逆導電型の埋め込み層 １０３ 一導電型の半導体層 １０４ 素子分離領域 １０５、１０６、１１５ 絶縁膜 １０７ 耐熱性マスク材 １０８、１１０、１１２ レジスト １０９ 逆導電型のベ−ス層 １１１ 逆導電型のベ−ス取り出し領
域 １１３ 一導電型のコレクタ層 １１４ 一導電型のエミッタ層 １１６ コレクタ電極 １１７ エミッタ電極 １１８ ベ−ス電極
域 １１３ 一導電型のコレクタ層 １１４ 一導電型のエミッタ層 １１６ コレクタ電極 １１７ エミッタ電極 １１８ ベ−ス電極
Claims (2)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板上に選択的に形成された逆導電型の埋め
込み層と、 前記埋め込み層を有する前記半導体基板上に形成された
一導電型の半導体層と、 前記半導体層表面から前記埋め込み層に達するように選
択的に形成された素子分離領域と、 前記素子分離領域に囲まれた前記半導体層上に形成され
た絶縁膜と、 前記絶縁膜上に形成された耐熱性膜と、 前記耐熱性膜下方に位置する前記半導体層表面に形成さ
れた逆導電型のベ−ス層と、 前記半導体層表面に前記ベ−ス層と接続するように形成
された逆導電型のベ−ス取り出し領域と、 前記耐熱性膜により領域が規定され、前記ベ−ス層表面
に形成された一導電型のエミッタ層と、 前記半導体層表面に形成され、前記耐熱性膜により領域
が規定された一導電型のコレクタ層とを有し、前記一導電型の半導体層と前記逆導電型ベース層と前記
一導電型のエミッタ層は縦型バイポーラトランジスタを
構成して、前記逆導電型ベース層と前記一導電型エミッ
タ層と前記一導電型コレクタ層は横型バイポーラトラン
ジスタを構成している ことを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板上に逆導電型の埋
め込み層を選択的に形成する工程と、 前記埋め込み層を有する前記半導体基板上に一導電型の
半導体層を形成する工程と、 前記半導体層表面から前記埋め込み層に達するように素
子分離領域を形成する工程と、 前記素子分離領域を有する前記半導体層上に絶縁膜を形
成する工程と、 前記絶縁膜上に耐熱性膜を形成する工程と、 前記耐熱性膜近傍下方に位置する前記半導体層表面に逆
導電型のベ−ス層を形成する工程と、前記半導体層表面
に前記ベ−ス層と接続するように逆導電型のベ−ス取り
出し領域を形成する工程と、 前記耐熱性膜近傍下方に位置する前記ベ−ス層表面に、
前記耐熱性膜をマスクにして自己整合的に、一導電型の
エミッタ層及び一導電型のコレクタ層を形成する工程
と、 前記ベ−ス取り出し領域及び前記エミッタ層及びコレク
タ層上の前記絶縁膜を選択的に除去して開口部をそれぞ
れ設ける工程と、 前記開口部上にそれぞれベ−ス電極及びエミッタ電極及
びコレクタ電極を形成する工程とを具備することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31004192A JP3226232B2 (ja) | 1992-11-19 | 1992-11-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31004192A JP3226232B2 (ja) | 1992-11-19 | 1992-11-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163559A JPH06163559A (ja) | 1994-06-10 |
| JP3226232B2 true JP3226232B2 (ja) | 2001-11-05 |
Family
ID=18000453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31004192A Expired - Fee Related JP3226232B2 (ja) | 1992-11-19 | 1992-11-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3226232B2 (ja) |
-
1992
- 1992-11-19 JP JP31004192A patent/JP3226232B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163559A (ja) | 1994-06-10 |
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Legal Events
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