JPS633461A - 半導体装置 - Google Patents
半導体装置Info
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- JPS633461A JPS633461A JP14855786A JP14855786A JPS633461A JP S633461 A JPS633461 A JP S633461A JP 14855786 A JP14855786 A JP 14855786A JP 14855786 A JP14855786 A JP 14855786A JP S633461 A JPS633461 A JP S633461A
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- JP
- Japan
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- region
- type
- base region
- emitter
- bipolar transistor
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- Pending
Links
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- 239000012535 impurity Substances 0.000 claims abstract description 14
- 230000003321 amplification Effects 0.000 abstract description 4
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- 239000000969 carrier Substances 0.000 abstract description 2
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にバイポーラトランジス
タを有する半導体装置に関する。
タを有する半導体装置に関する。
従来、バイポーラトランジスタの電流増幅率ｈＦＥを変
えるためには、該当するバイポーラトランジスタのベー
ス領域の不純物濃度を変更する方法又はエミッタ領域の
不純物濃度を変更する方法が用いられていた。
えるためには、該当するバイポーラトランジスタのベー
ス領域の不純物濃度を変更する方法又はエミッタ領域の
不純物濃度を変更する方法が用いられていた。
すなわち、第２図（ａ）、（ｂ）に示すように、例えば
Ｎ型エピタキシャル層４に形成されたＰ型ベース領域５
の不純物濃度を変えるか、またはＮ型エミッタ領域６の
不純物濃度を変えることにより所望のｈＦＥを有するバ
イポーラトランジスタを形成していた。尚、第２図（ａ
）、（ｂ）において、１はＰ型半導体基板、２はＮ＋型
埋込み領域、３は絶縁分離領域、７はトランジスタ領域
、１０’、１１．１２はそれぞれベース引出し領域、エ
ミッタ引出し領域、コレクタ引出し領域である。
Ｎ型エピタキシャル層４に形成されたＰ型ベース領域５
の不純物濃度を変えるか、またはＮ型エミッタ領域６の
不純物濃度を変えることにより所望のｈＦＥを有するバ
イポーラトランジスタを形成していた。尚、第２図（ａ
）、（ｂ）において、１はＰ型半導体基板、２はＮ＋型
埋込み領域、３は絶縁分離領域、７はトランジスタ領域
、１０’、１１．１２はそれぞれベース引出し領域、エ
ミッタ引出し領域、コレクタ引出し領域である。
しかしながら上述した従来のバイポーラトランジスタの
形成方法においては、ベース領域５やエミッタ領域６の
不純物濃度は、不純物導入条件、例えば、拡散温度、イ
オン注入条件、マスクの膜厚等により変動するため、バ
イポーラトランジスタのｈＦＥの値を制御するのが困難
であるという問題がある。
形成方法においては、ベース領域５やエミッタ領域６の
不純物濃度は、不純物導入条件、例えば、拡散温度、イ
オン注入条件、マスクの膜厚等により変動するため、バ
イポーラトランジスタのｈＦＥの値を制御するのが困難
であるという問題がある。
本発明の目的は、所望の電流増幅率を有するバイポーラ
トランジスタを含む半導体装置を提供することにある。
トランジスタを含む半導体装置を提供することにある。
本発明の半導体装置は、エミッタ領域下に形成されたベ
ース領域を有するバイポーラトランジスタを含む半導体
装置であって、前記ベース領域の不純物濃度は前記エミ
ッタ領域下において部分的に異っているものである。
ース領域を有するバイポーラトランジスタを含む半導体
装置であって、前記ベース領域の不純物濃度は前記エミ
ッタ領域下において部分的に異っているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｃ）は本発明の一実施例の平面図、Ａ
−Ａ′線断面図及びＢ−Ｂ′線断面図である。
−Ａ′線断面図及びＢ−Ｂ′線断面図である。
第１図（ａ）〜（Ｃ）において、バイポーラトランジス
タは、Ｐ型半導体基板１上に形成されたＮ＋型埋込み領
域２とＮ型エピタキシャル層４とからなるコレクタ領域
と、Ｎ型エピタキシャル層に形成されたＰ型ベース領域
５と、このＰ型ベース領域５表面に形成されたＮ型エミ
ッタ領域６とから構成されている。そして特に、Ｎ型エ
ミッタ領域６下におけるＰ型ベース領域５の不純物濃度
は部分的に高くなっている。すなわち、ベース領域はＰ
型ベース領域５と、Ｎ型エミッタ領域６下に部分的に形
成されなＰ＋型ベース領域５Ａとから構成されている。
タは、Ｐ型半導体基板１上に形成されたＮ＋型埋込み領
域２とＮ型エピタキシャル層４とからなるコレクタ領域
と、Ｎ型エピタキシャル層に形成されたＰ型ベース領域
５と、このＰ型ベース領域５表面に形成されたＮ型エミ
ッタ領域６とから構成されている。そして特に、Ｎ型エ
ミッタ領域６下におけるＰ型ベース領域５の不純物濃度
は部分的に高くなっている。すなわち、ベース領域はＰ
型ベース領域５と、Ｎ型エミッタ領域６下に部分的に形
成されなＰ＋型ベース領域５Ａとから構成されている。
尚、第１図（ａ）〜（ｃ）において、３は絶縁分離領域
、７はトランジスタ領域、１０．１１゜１２はそれぞれ
ベース引出し領域、エミッタ引出し領域、コレクタ引出
し領域である。
、７はトランジスタ領域、１０．１１゜１２はそれぞれ
ベース引出し領域、エミッタ引出し領域、コレクタ引出
し領域である。
このように構成された本実施例においては、Ｎ型エミッ
タ領域６下に部分的にＰ＋型ベース領域５Ａが形成され
ているため、動作時エミッタより注入されるキャリアの
再結合が大きくなり、注入効率が低下するためバイポー
ラトランジスタのｈＰＥは低下したものとなる。
タ領域６下に部分的にＰ＋型ベース領域５Ａが形成され
ているため、動作時エミッタより注入されるキャリアの
再結合が大きくなり、注入効率が低下するためバイポー
ラトランジスタのｈＰＥは低下したものとなる。
従って、Ｎ型エミッタ領域゛６下に形成するＰ＋型ベー
ス領域５Ａの面積を制御することにより、所望のｈＦＥ
を有するバイポーラトランジスタを得ることができる。
ス領域５Ａの面積を制御することにより、所望のｈＦＥ
を有するバイポーラトランジスタを得ることができる。
Ｐ＋型ベース領域５Ａはその製造工程で使用するマスク
により精度良く形成することができるため、所望のｈＰ
Ｅを有するバイポーラトランジスタを容易に製造するこ
とができる。
により精度良く形成することができるため、所望のｈＰ
Ｅを有するバイポーラトランジスタを容易に製造するこ
とができる。
尚、上記実施例においてはＮＰＮトランジスタのベース
領域の不純物濃度を部分的に高めた場合について説明し
たが、ＰＮＰトランジスタであってもよく、またベース
領域の不純物濃度を部分的に低めてｈＦＥを変化させて
もよいことは勿論である。
領域の不純物濃度を部分的に高めた場合について説明し
たが、ＰＮＰトランジスタであってもよく、またベース
領域の不純物濃度を部分的に低めてｈＦＥを変化させて
もよいことは勿論である。
以上説明したように本発明は、エミッタ領域下における
ベース領域の不純物濃度を部分的に異なったものにする
ことにより、所望の電流増幅率を有するバイポーラトラ
ンジスタを含む半導体装置が得られる。
ベース領域の不純物濃度を部分的に異なったものにする
ことにより、所望の電流増幅率を有するバイポーラトラ
ンジスタを含む半導体装置が得られる。
第１図（ａ）〜（ｃ）は本発明の一実施例の平面図、Ａ
−Ａ′線断面図及びＢ−Ｂ’線断面図、第２図（ａ）、
（ｂ）は従来の半導体装置の一例の平面図及びｃ−ｃ′
線断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ４型埋込み領域、
３・・・絶縁分離領域、４・・・Ｎ型エピタキシャル層
、５・・・Ｐ型ベース領域、５Ａ・・・Ｐ＋型ベース領
域、６・・・Ｎ型エミッタ領域、７−・・トランジスタ
領域、１０・・・ベース引出し領域、１１・・・エミッ
タ引出し領域、１２・・・コレクタ引出し領域。 ゝ−，，／
−Ａ′線断面図及びＢ−Ｂ’線断面図、第２図（ａ）、
（ｂ）は従来の半導体装置の一例の平面図及びｃ−ｃ′
線断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎ４型埋込み領域、
３・・・絶縁分離領域、４・・・Ｎ型エピタキシャル層
、５・・・Ｐ型ベース領域、５Ａ・・・Ｐ＋型ベース領
域、６・・・Ｎ型エミッタ領域、７−・・トランジスタ
領域、１０・・・ベース引出し領域、１１・・・エミッ
タ引出し領域、１２・・・コレクタ引出し領域。 ゝ−，，／
Claims (1)
- エミッタ領域下に形成されたベース領域を有するバイポ
ーラトランジスタを含む半導体装置において、前記ベー
ス領域の不純物濃度は前記エミッタ領域下において部分
的に異っていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14855786A JPS633461A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14855786A JPS633461A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633461A true JPS633461A (ja) | 1988-01-08 |
Family
ID=15455417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14855786A Pending JPS633461A (ja) | 1986-06-24 | 1986-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192352A (ja) * | 1990-11-22 | 1992-07-10 | Toshiba Corp | リードフレームを用いた半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519839A (en) * | 1978-07-27 | 1980-02-12 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5718357A (en) * | 1980-07-09 | 1982-01-30 | Nec Corp | Semiconductor device |
| JPS58222570A (ja) * | 1982-06-18 | 1983-12-24 | Nec Home Electronics Ltd | トランジスタ |
-
1986
- 1986-06-24 JP JP14855786A patent/JPS633461A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5519839A (en) * | 1978-07-27 | 1980-02-12 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5718357A (en) * | 1980-07-09 | 1982-01-30 | Nec Corp | Semiconductor device |
| JPS58222570A (ja) * | 1982-06-18 | 1983-12-24 | Nec Home Electronics Ltd | トランジスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192352A (ja) * | 1990-11-22 | 1992-07-10 | Toshiba Corp | リードフレームを用いた半導体装置の製造方法 |
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