JPS62156867A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62156867A JPS62156867A JP60293542A JP29354285A JPS62156867A JP S62156867 A JPS62156867 A JP S62156867A JP 60293542 A JP60293542 A JP 60293542A JP 29354285 A JP29354285 A JP 29354285A JP S62156867 A JPS62156867 A JP S62156867A
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- JP
- Japan
- Prior art keywords
- type
- layer
- buried layer
- transistor
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型バイポーラトランジスタを有する半導体装
置の製造方法に関し、特にコレクタを基板に対して電位
的にフローティング状態に構成した半導体装置の製造方
法に関する。
置の製造方法に関し、特にコレクタを基板に対して電位
的にフローティング状態に構成した半導体装置の製造方
法に関する。
縦型バイポーラトランジスタを構成する場合、コレクタ
を基板から分離して電位的にフローティング状態に構成
する場合がある。例えば、第２図のようにＰ型半導体基
板２１にＰＮＰ ｌ−ランジスタＱＰＮＰを構成する場
合、この半導体基板２１上に熱拡散或いはイオン注入に
よってＮ型埋込層２２を形成し、このＮ型埋込層２２上
にＰ型埋込層２３ａ、２３ｂからなるコレクタ２３．Ｎ
型ベース２４及びＰ型エミッタ２５更にコレクタコンタ
クト２６を順次形成している。図中、２７はＮ型エピタ
キシャル層、２８はＰ型埋込層、２９はＰ型分離層であ
る。また、ＮＰＮ ｌ−ランジスタＱＨ，。
を基板から分離して電位的にフローティング状態に構成
する場合がある。例えば、第２図のようにＰ型半導体基
板２１にＰＮＰ ｌ−ランジスタＱＰＮＰを構成する場
合、この半導体基板２１上に熱拡散或いはイオン注入に
よってＮ型埋込層２２を形成し、このＮ型埋込層２２上
にＰ型埋込層２３ａ、２３ｂからなるコレクタ２３．Ｎ
型ベース２４及びＰ型エミッタ２５更にコレクタコンタ
クト２６を順次形成している。図中、２７はＮ型エピタ
キシャル層、２８はＰ型埋込層、２９はＰ型分離層であ
る。また、ＮＰＮ ｌ−ランジスタＱＨ，。
ば、前記Ｎ型エピタキシャル層２７をコレクタとし、こ
の上にベース３０．エミッタ３１及びコレクタ３２を形
成している。なお、３３は絶縁膜、３４はアルミニウム
電極である。
の上にベース３０．エミッタ３１及びコレクタ３２を形
成している。なお、３３は絶縁膜、３４はアルミニウム
電極である。
なお、前記ＰＮＰ トランジスタＱ、、、のコレクタ２
３を電位的にフローティング状態にするために設けてい
る前記Ｎ型埋込層２２は、通常ではアンチモン（Ｓｂ）
を高濃度（〜１０ Ｉ９ｃ ｍ−３）に導入して形成し
ている。
３を電位的にフローティング状態にするために設けてい
る前記Ｎ型埋込層２２は、通常ではアンチモン（Ｓｂ）
を高濃度（〜１０ Ｉ９ｃ ｍ−３）に導入して形成し
ている。
上述した従来の半導体装置において、半導体基板１に形
成したＮ型埋込層２２は、は次の工程であるＮｌエピタ
キシャル層２７の成長工程や、ベース、エミッタ等の不
純物の熱拡散工程時に共に熱処理されて成長し、その上
面が上方に向かってせり上がる。このため、Ｎ型埋込層
２２上に形成するコレクタ２３の領域の深さが低減され
、この結果コレクタ抵抗が大きくなって素子特性の劣化
を招くという問題がある。
成したＮ型埋込層２２は、は次の工程であるＮｌエピタ
キシャル層２７の成長工程や、ベース、エミッタ等の不
純物の熱拡散工程時に共に熱処理されて成長し、その上
面が上方に向かってせり上がる。このため、Ｎ型埋込層
２２上に形成するコレクタ２３の領域の深さが低減され
、この結果コレクタ抵抗が大きくなって素子特性の劣化
を招くという問題がある。
また、最近ではＰＮＰトランジスタにおけるＮ型埋込層
を低濃度（〜１０ ” ｃ ｍ−’）に構成して前記し
たせり上がりを抑制し、コレクタ抵抗の改善を図る試み
がなされている。しかし、この場合Ｎ型埋込層の形成に
はドーズ量の制御し易いリン（Ｐ）を独立した工程でイ
オン注入する方法を用いているため、この埋込層を同時
に形成することの多いＮＰＮ ｌ−ランジスクと同一の
工程で形成することができず、半導体装置の製造工程の
増大及び工程の長期化を招くという問題がある。
を低濃度（〜１０ ” ｃ ｍ−’）に構成して前記し
たせり上がりを抑制し、コレクタ抵抗の改善を図る試み
がなされている。しかし、この場合Ｎ型埋込層の形成に
はドーズ量の制御し易いリン（Ｐ）を独立した工程でイ
オン注入する方法を用いているため、この埋込層を同時
に形成することの多いＮＰＮ ｌ−ランジスクと同一の
工程で形成することができず、半導体装置の製造工程の
増大及び工程の長期化を招くという問題がある。
本発明の半導体装置の製造方法は、埋込層の上方へのせ
り上がりによるコレクタ領域の浸食を防止してコレクタ
抵抗の増加を防止するものである。
り上がりによるコレクタ領域の浸食を防止してコレクタ
抵抗の増加を防止するものである。
本発明の半導体装置の製造方法は、半導体基板のトラン
ジスタ相当箇所に凹部を形成するとともにこの凹部内に
埋込層を形成し、その後にエピタキシャル層を成長させ
て前記埋込層上にトランジスタを形成する工程を含んで
いる。
ジスタ相当箇所に凹部を形成するとともにこの凹部内に
埋込層を形成し、その後にエピタキシャル層を成長させ
て前記埋込層上にトランジスタを形成する工程を含んで
いる。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明をＰＮＰ ｌ−ランジス
タに適用した実施例をその製造工程順に示す断面図であ
る。なお、この実施例ではＮＰＮトランジスタを同時に
形成する場合を例示している。
タに適用した実施例をその製造工程順に示す断面図であ
る。なお、この実施例ではＮＰＮトランジスタを同時に
形成する場合を例示している。
先ず、同図（ａ）のようにＰ型半導体基板ｌの主面にレ
ジスト膜２を塗布形成し、その一部、即ち形成しようと
する縦型のＰＮＰトランジスタＱｐＮｐＭ域、更に言え
ばその埋込層を形成しようとする領域に相当する箇所に
窓２ａを開設する。そして、このレジストｌ！２をマス
クとして半導体基板１を所要の深さにまで選択エツチン
グし、ここに四部３を形成する。この凹部３のエツチン
グに際しては、凹部の深さに応じてドライエツチング法
、ウェットエツチング法を選択する。
ジスト膜２を塗布形成し、その一部、即ち形成しようと
する縦型のＰＮＰトランジスタＱｐＮｐＭ域、更に言え
ばその埋込層を形成しようとする領域に相当する箇所に
窓２ａを開設する。そして、このレジストｌ！２をマス
クとして半導体基板１を所要の深さにまで選択エツチン
グし、ここに四部３を形成する。この凹部３のエツチン
グに際しては、凹部の深さに応じてドライエツチング法
、ウェットエツチング法を選択する。
次いで、前記凹部３にアンチモンを高濃度（〜ｌ Ｑ
Ｉ’ｌ Ｃｍ−３）に熱拡散してＮ型埋込層４を形成す
る。このとき、ＮＰＮ Ｉ−ランジスタＱ、□の形成箇
所にもＮ型埋込層５を同時に形成する。更に、前記半導
体基板１及びＮ型埋込Ｎ４に夫々ボロンを選択的に拡散
し、各トランジスタを分離するためのＰ型埋込層６及び
Ｐ型層７を形成する。しかる上で半導体基板１上にＮ型
エピタキシャル層８を成長させ、同図（ｂ）の構成を得
る。
Ｉ’ｌ Ｃｍ−３）に熱拡散してＮ型埋込層４を形成す
る。このとき、ＮＰＮ Ｉ−ランジスタＱ、□の形成箇
所にもＮ型埋込層５を同時に形成する。更に、前記半導
体基板１及びＮ型埋込Ｎ４に夫々ボロンを選択的に拡散
し、各トランジスタを分離するためのＰ型埋込層６及び
Ｐ型層７を形成する。しかる上で半導体基板１上にＮ型
エピタキシャル層８を成長させ、同図（ｂ）の構成を得
る。
このエピタキシャル層８の成長時の熱処理により、前記
Ｎ型埋込層４，５．Ｐ型埋込層６及びＰ型層７は基板ｌ
の上方に向かって成長され、同図（Ｃ）のように所謂せ
り上がりによって厚さ方向に拡大される。その上で、エ
ピタキシャル層８の表面からＰ型分離層９を選択形成し
、前記Ｐ型埋込層６と上下方向に連絡して分離領域を形
成する。
Ｎ型埋込層４，５．Ｐ型埋込層６及びＰ型層７は基板ｌ
の上方に向かって成長され、同図（Ｃ）のように所謂せ
り上がりによって厚さ方向に拡大される。その上で、エ
ピタキシャル層８の表面からＰ型分離層９を選択形成し
、前記Ｐ型埋込層６と上下方向に連絡して分離領域を形
成する。
また、この時ＰＮＰ トランジスタＱ、、、の形成領域
にもＰ型層１０を選択的に形成し、前記Ｐ型層７に連絡
させることによりこれらでＰ型コレクタ１１を構成する
。
にもＰ型層１０を選択的に形成し、前記Ｐ型層７に連絡
させることによりこれらでＰ型コレクタ１１を構成する
。
なお、前記Ｐ型層７はＮ型埋込層４に比較して低濃度で
かつ拡散速度が大きいため、Ｎ型埋込層４よりも大きい
割合でせり上がり、前記Ｐ型層７との連絡を容易に行う
ことができる。また、この際Ｎ型埋込層４はボロンに比
較して拡散速度の小さいアンチモンで構成されているた
め、凹部３よりも上方にまでせり上がることはない。
かつ拡散速度が大きいため、Ｎ型埋込層４よりも大きい
割合でせり上がり、前記Ｐ型層７との連絡を容易に行う
ことができる。また、この際Ｎ型埋込層４はボロンに比
較して拡散速度の小さいアンチモンで構成されているた
め、凹部３よりも上方にまでせり上がることはない。
その後、同図（ｄ）のように通常の手段によってＰＮＰ
Ｉ−ランジスタＱＰＮＰのベース１２．エミツタ１３
及びコレクタコンタクト１４を形成し、又ＮＰＮトラン
ジスタＱＮ□のベース１５．エミッタ１６及びコレクタ
１７を形成する。更に絶縁膜１８を形成しかつコンタク
ト窓を開設した上で各アルミニウム電極１９を形成して
半導体装置を完成する。
Ｉ−ランジスタＱＰＮＰのベース１２．エミツタ１３
及びコレクタコンタクト１４を形成し、又ＮＰＮトラン
ジスタＱＮ□のベース１５．エミッタ１６及びコレクタ
１７を形成する。更に絶縁膜１８を形成しかつコンタク
ト窓を開設した上で各アルミニウム電極１９を形成して
半導体装置を完成する。
したがって、このように構成された半導体装置では、Ｐ
ＮＰ トランジスタＱ□、はＮ型埋込層４によってＰ型
半導体基板１とコレクタ１１との間が分離され、コレク
タ１１を半導体基板ｌに対して電位的にフローティング
状態にできることは言うまでもない。そして、ここでは
Ｎ型埋込層４は半導体基板１の凹部３内にのみ形成され
るので、Ｎ型埋込層４上のＰ型層７への浸食を防止して
Ｐ型層７を十分大きな厚さに構成でき、このＰ型層７と
Ｐ型層１０とで構成するコレクタ１１を略エピタキシャ
ル層８の全厚さに亘って構成できる。
ＮＰ トランジスタＱ□、はＮ型埋込層４によってＰ型
半導体基板１とコレクタ１１との間が分離され、コレク
タ１１を半導体基板ｌに対して電位的にフローティング
状態にできることは言うまでもない。そして、ここでは
Ｎ型埋込層４は半導体基板１の凹部３内にのみ形成され
るので、Ｎ型埋込層４上のＰ型層７への浸食を防止して
Ｐ型層７を十分大きな厚さに構成でき、このＰ型層７と
Ｐ型層１０とで構成するコレクタ１１を略エピタキシャ
ル層８の全厚さに亘って構成できる。
これにより、コレクタ１１の抵抗を低減でき、トランジ
スタの特性を向上できる。
スタの特性を向上できる。
また、その製造に際しても、従来の工程の一部に予め凹
部３を形成する工程を付加するのみでよいので、現行の
工程をそのまま利用でき、容易に製造することができる
。勿論、Ｎ型埋込層４はアンチモンを用いて高濃度に形
成するので、ＮＰＮトランジスタＱ、□の製造工程との
マ・ノチングを取ることもでき、製造工程数をいたずら
に増加させることもない。
部３を形成する工程を付加するのみでよいので、現行の
工程をそのまま利用でき、容易に製造することができる
。勿論、Ｎ型埋込層４はアンチモンを用いて高濃度に形
成するので、ＮＰＮトランジスタＱ、□の製造工程との
マ・ノチングを取ることもでき、製造工程数をいたずら
に増加させることもない。
ここで、本実施例ではＰＮＰ トランジスタに適用した
例を示したが、各層の導電型を変えることにより本発明
をＮＰＮ ｌ−ランジスタに適用することも可能である
。
例を示したが、各層の導電型を変えることにより本発明
をＮＰＮ ｌ−ランジスタに適用することも可能である
。
以上説明したように本発明は、半導体基板のトランジス
タ相当箇所に凹部を形成するとともにこの凹部内に埋込
層を形成し、その後にエピタキシャル層を成長させて前
記埋込層上にトランジスタを形成する工程を含んでいる
ので、この埋込層を半導体基板の主面よりも上方にまで
進出させることはなく、この埋込層上に形成するバイポ
ーラトランジスタのコレクタを十分厚く構成でき、コレ
クタ抵抗の低減を実現できる。また、これまでの製造工
程に凹部の形成工程を付加するのみで本発明を実現でき
、製造工程の大幅な増加を防止して製造を容易に行うこ
とができる。
タ相当箇所に凹部を形成するとともにこの凹部内に埋込
層を形成し、その後にエピタキシャル層を成長させて前
記埋込層上にトランジスタを形成する工程を含んでいる
ので、この埋込層を半導体基板の主面よりも上方にまで
進出させることはなく、この埋込層上に形成するバイポ
ーラトランジスタのコレクタを十分厚く構成でき、コレ
クタ抵抗の低減を実現できる。また、これまでの製造工
程に凹部の形成工程を付加するのみで本発明を実現でき
、製造工程の大幅な増加を防止して製造を容易に行うこ
とができる。
第１図（ａ）〜（ｄ）は本発明の一実施例を製造工程順
に示す断面図、第２図は従来の半導体装置の断面図であ
る。 １．２１・・・半導体基板、２・・・レジスト、３・・
・凹部、４．５．２２・・・Ｎ型埋込層、６，２８・・
・Ｐ型埋込層、７・・・Ｐ型層、８，２７・・・エピタ
キシャル層、９．２９・・・Ｐ型分離層、１０・・・Ｐ
型層、１１，２３・・・コレクタ、１２．２４・・・ベ
ース、１３．２５・・・エミッタ、１４．２６・・・コ
レクタコンタクト、１５．３０・・・ベース、１６．３
１・・・エミッタ、１７．３２・・・コレクタ、１８．
３３・・・′ｆ、ｆ！Ａ縁膜、１９゜３４・・・アルミ
ニウム電極＋ ＱＦ）ＩＦ・・・ＰＮＰ トランジスタ
、ＱＮＰＮ・・・ＮＰＮ トランジスタ。 ４づ・・・、 第１図
に示す断面図、第２図は従来の半導体装置の断面図であ
る。 １．２１・・・半導体基板、２・・・レジスト、３・・
・凹部、４．５．２２・・・Ｎ型埋込層、６，２８・・
・Ｐ型埋込層、７・・・Ｐ型層、８，２７・・・エピタ
キシャル層、９．２９・・・Ｐ型分離層、１０・・・Ｐ
型層、１１，２３・・・コレクタ、１２．２４・・・ベ
ース、１３．２５・・・エミッタ、１４．２６・・・コ
レクタコンタクト、１５．３０・・・ベース、１６．３
１・・・エミッタ、１７．３２・・・コレクタ、１８．
３３・・・′ｆ、ｆ！Ａ縁膜、１９゜３４・・・アルミ
ニウム電極＋ ＱＦ）ＩＦ・・・ＰＮＰ トランジスタ
、ＱＮＰＮ・・・ＮＰＮ トランジスタ。 ４づ・・・、 第１図
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板に逆導電型の埋込層を形成し
、この埋込層上に一の導電型のコレクタを有するトラン
ジスタを構成してなる半導体装置の製造方法において、
前記トランジスタを形成する箇所の前記半導体基板に凹
部を形成する工程と、この凹部内に前記埋込層を形成す
る工程と、前記半導体基板上にエピタキシャル層を成長
させる工程と、このエピタキシャル層の前記埋込層上に
ベース、エミッタ等を形成してトランジスタを形成する
工程を含むことを特徴とする半導体装置の製造方法。 ２、Ｐ型半導体基板の主面に凹部を形成してここにＮ型
埋込層を形成し、前記Ｐ型半導体基板の主面上にＮ型エ
ピタキシャル層を成長させ、このＮ型エピタキシャル層
の前記Ｎ型埋込層上にＰ型ベース更にＮ型エミッタを夫
々形成してＰＮＰトランジスタを形成してなる特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293542A JPS62156867A (ja) | 1985-12-28 | 1985-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293542A JPS62156867A (ja) | 1985-12-28 | 1985-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62156867A true JPS62156867A (ja) | 1987-07-11 |
Family
ID=17796092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293542A Pending JPS62156867A (ja) | 1985-12-28 | 1985-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62156867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117062A (ja) * | 1987-10-29 | 1989-05-09 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-12-28 JP JP60293542A patent/JPS62156867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01117062A (ja) * | 1987-10-29 | 1989-05-09 | Nec Corp | 半導体装置の製造方法 |
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