JPS6376359A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS6376359A JPS6376359A JP61220701A JP22070186A JPS6376359A JP S6376359 A JPS6376359 A JP S6376359A JP 61220701 A JP61220701 A JP 61220701A JP 22070186 A JP22070186 A JP 22070186A JP S6376359 A JPS6376359 A JP S6376359A
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
- Y02T10/00—Road transport of goods or passengers
- Y02T10/60—Other road transportation technologies with climate change mitigation effect
- Y02T10/70—Energy storage systems for electromobility, e.g. batteries
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
くイ）産業上の利用分野
本発明は縦型ＰＮＰ トランジスタと通常のバイポーラ
ＮＰＮ トランジスタとを組み込んだ半導体集積回路の
製造方法の改良に関する。
ＮＰＮ トランジスタとを組み込んだ半導体集積回路の
製造方法の改良に関する。
（ロ）従来の技術
従来の半導体集積回路の製造方法を第２図Ａ乃至第２図
Ｅを用いて説明する。
Ｅを用いて説明する。
先ず第２図Ａに示す如く、半導体基板（１）としてＰ型
のシリコン基板を用い、基板（１）上に選択的にアンチ
モン（Ｓｂ）をデポジットして複数個の埋込層（２）を
形成し、埋込層（２）を囲む基板（１）表面及び所定の
埋込層（２）上にはボロン（Ｂ）をデポジッ、 トして
上下分離領域（鍛の上拡散層（４）及び縦型ＰＮＰＩ−
ランジスタのコレクタ埋込層（５）を形成する。
のシリコン基板を用い、基板（１）上に選択的にアンチ
モン（Ｓｂ）をデポジットして複数個の埋込層（２）を
形成し、埋込層（２）を囲む基板（１）表面及び所定の
埋込層（２）上にはボロン（Ｂ）をデポジッ、 トして
上下分離領域（鍛の上拡散層（４）及び縦型ＰＮＰＩ−
ランジスタのコレクタ埋込層（５）を形成する。
次に第２図Ｂに示す如く、基板（１）全面に周知の気相
成長法によりＮ型のエピタキシャル層（６）を所定厚き
に形成する。
成長法によりＮ型のエピタキシャル層（６）を所定厚き
に形成する。
次に第２図Ｃに示す如く、エピタキシャル層（６）表面
のコレクタ埋込層（５）に対応する領域にリン（Ｐ）を
イオン注入し、縦型ＰＮＰ）ランジスタのベース領域（
７）を付着する。このイオン注入はドーズ量１０１ ＊
〜１０１３ Ｃ−１１１−＊、加速電圧８０〜１００
ＫｅＶで行う。
のコレクタ埋込層（５）に対応する領域にリン（Ｐ）を
イオン注入し、縦型ＰＮＰ）ランジスタのベース領域（
７）を付着する。このイオン注入はドーズ量１０１ ＊
〜１０１３ Ｃ−１１１−＊、加速電圧８０〜１００
ＫｅＶで行う。
次に第２図りに示す如く、エピタキシャル層（６）表面
より上下分離領域（塁）の上拡散層（８）と縦型ＰＮＰ
トランジスタのコレクタ導出領域（９）を約１２００
°Ｃ５３〜４時間で選択拡散し、同時に埋込層（２）、
上拡散層（４）、コレクタ埋込層（５）及びベース領域
（７）をドライブインする。この工程で上拡散層（８）
と上拡散層（４）が連結して上下分離領域（β）を形成
し、且つエピタキシャル層（６）を接合分離して第１．
第２の島領域（１０）（１１）を形成する。またコレク
タ導出領域（９）はコレクタ埋込層（５）まで達し、ベ
ース領域（７）を囲む。具体的にはエピタキシャル層（
６）の厚みが１３μｍであれば、上拡散層（８）は約９
μｍ、上拡散層（４）とフレフタ埋込層（５）は約７μ
ｍの深さに形成され、ベース領域（７〉は約４μｍの深
さに形成される。ここで上下分離領域（幻の上拡散層（
８）と上拡散層（４）とでは、上拡散層（８）の方が供
給きれる不純物が多い状態、即ちボロン（Ｂ）を多量に
含む拡散源膜を付着したままの状態で拡散する等の理由
により、どうしても上拡散層（８）の方が上拡散層（４
）より深く形成詐れてしまう。
より上下分離領域（塁）の上拡散層（８）と縦型ＰＮＰ
トランジスタのコレクタ導出領域（９）を約１２００
°Ｃ５３〜４時間で選択拡散し、同時に埋込層（２）、
上拡散層（４）、コレクタ埋込層（５）及びベース領域
（７）をドライブインする。この工程で上拡散層（８）
と上拡散層（４）が連結して上下分離領域（β）を形成
し、且つエピタキシャル層（６）を接合分離して第１．
第２の島領域（１０）（１１）を形成する。またコレク
タ導出領域（９）はコレクタ埋込層（５）まで達し、ベ
ース領域（７）を囲む。具体的にはエピタキシャル層（
６）の厚みが１３μｍであれば、上拡散層（８）は約９
μｍ、上拡散層（４）とフレフタ埋込層（５）は約７μ
ｍの深さに形成され、ベース領域（７〉は約４μｍの深
さに形成される。ここで上下分離領域（幻の上拡散層（
８）と上拡散層（４）とでは、上拡散層（８）の方が供
給きれる不純物が多い状態、即ちボロン（Ｂ）を多量に
含む拡散源膜を付着したままの状態で拡散する等の理由
により、どうしても上拡散層（８）の方が上拡散層（４
）より深く形成詐れてしまう。
次に第２図Ｅに示す如く、エピタキシャル層（６）表面
よりボロン（Ｂ）を選択拡散し、第１の島領域（１０）
には縦型ＰＮＰ トランジスタのエミッタ領域（１２）
を、第２の島領域（１１）には通常のＮＰＮトランジス
タのベース領域（１３）を夫々形成し、続いてリン（Ｐ
）を選択拡散して第１の島領域（１０）には縦型ＰＮＰ
トランジスタのベースコンタクト領域（１４）を、第２
の島領域（１１）にはＮＰＮ トランジスタのエミッタ
領域（１５）及びコレクタコンタクト領域（１６）を夫
々形成する。
よりボロン（Ｂ）を選択拡散し、第１の島領域（１０）
には縦型ＰＮＰ トランジスタのエミッタ領域（１２）
を、第２の島領域（１１）には通常のＮＰＮトランジス
タのベース領域（１３）を夫々形成し、続いてリン（Ｐ
）を選択拡散して第１の島領域（１０）には縦型ＰＮＰ
トランジスタのベースコンタクト領域（１４）を、第２
の島領域（１１）にはＮＰＮ トランジスタのエミッタ
領域（１５）及びコレクタコンタクト領域（１６）を夫
々形成する。
この様にして第１の島領域（１０）に形成した縦型ＰＮ
Ｐ トランジスタは、活性ベースの一部分をイオン注入
により形成したベース領域（７）で形成するので、その
不純物濃度勾配が内部にドリフト電界を生じ許せてキャ
リアの走行速度を増大させ、高い利得帯域幅積ｆＴが得
られている。また縦型ＰＮＰ ｌ−ランジスタのり、は
ほぼベース領域（７）で決定きれるので、エピタキシャ
ル層（６）の比抵抗や厚きがばらついてもｂＦｔはあま
りばらつかない。局所る構造の縦型ＰＮＰ ｌ−ランジ
スタは、例えば特開昭５９−２１１２７０号公報に記載
されている。
Ｐ トランジスタは、活性ベースの一部分をイオン注入
により形成したベース領域（７）で形成するので、その
不純物濃度勾配が内部にドリフト電界を生じ許せてキャ
リアの走行速度を増大させ、高い利得帯域幅積ｆＴが得
られている。また縦型ＰＮＰ ｌ−ランジスタのり、は
ほぼベース領域（７）で決定きれるので、エピタキシャ
ル層（６）の比抵抗や厚きがばらついてもｂＦｔはあま
りばらつかない。局所る構造の縦型ＰＮＰ ｌ−ランジ
スタは、例えば特開昭５９−２１１２７０号公報に記載
されている。
そうして第２の島領域（１１）には通常のバイポーラＮ
ＰＮ）ランジスタが形成され、そのベース領域（１３）
は、ＩＩＩ型ＰＮＰトランジスタのエミッタ領域（１２
）と、ＮＰＮトランジスタのエミッタ領域（１５）は縦
型ＰＮＰ トランジスタのベースコンタクト領域（１４
〉と同時に拡散形成している。
ＰＮ）ランジスタが形成され、そのベース領域（１３）
は、ＩＩＩ型ＰＮＰトランジスタのエミッタ領域（１２
）と、ＮＰＮトランジスタのエミッタ領域（１５）は縦
型ＰＮＰ トランジスタのベースコンタクト領域（１４
〉と同時に拡散形成している。
（ハ）発明が解決しようとする問題点
しかしながら、縦型ＰＮＰトランジスタは所定のＶ。１
Ｌ（ｓａｔ）を得るためにコレクタ埋込層（５）を上方
向へ大きく拡散しなければならず、且つ所定の耐圧ＶＣ
ＩＯを得るためにある程度のベース幅をとらなければな
らない。そして従来の製造方法では上下分離領域（りの
上拡散層（８）の拡散工程によってベース領域（７）と
コレクタ埋込層（５）をドライブインするので、前記し
た制約に伴って上拡散届（８）を長時間拡散しなければ
ならず、その横方向拡散によって表面占有面積が大きく
高集積化できない欠点があった。
Ｌ（ｓａｔ）を得るためにコレクタ埋込層（５）を上方
向へ大きく拡散しなければならず、且つ所定の耐圧ＶＣ
ＩＯを得るためにある程度のベース幅をとらなければな
らない。そして従来の製造方法では上下分離領域（りの
上拡散層（８）の拡散工程によってベース領域（７）と
コレクタ埋込層（５）をドライブインするので、前記し
た制約に伴って上拡散届（８）を長時間拡散しなければ
ならず、その横方向拡散によって表面占有面積が大きく
高集積化できない欠点があった。
また、第２の島領域（１１）に形成したＮＰＮトランジ
スタでは、先に説明した理由によってエピタキシャル層
（６）を１０μ以上と厚く設定するので、コレクタの取
出し抵抗が太きく Ｖ（ｔ（Ｓａｔ）が大である欠点が
あった。
スタでは、先に説明した理由によってエピタキシャル層
（６）を１０μ以上と厚く設定するので、コレクタの取
出し抵抗が太きく Ｖ（ｔ（Ｓａｔ）が大である欠点が
あった。
（ニ）問題点を解決するための手段
本発明は斯上したこれらの欠点に鑑みてなされ、上下分
離領域（η）の軍拡散層（２４）とコレクタ埋込層（２
５）とをエピタキシャル層（２６）の厚みの半分以上深
くはい上げて拡散し、同時にベース領域（２７）とコレ
クタ低抵抗領域（３６）とをドライブインした後、上下
分離領域（η）の上拡散層（２８）とコレクタ導出領域
（２９）をそれぞれ軍拡散層（２４）とコレクタ埋込層
（２５）に到達するように形成することにより、集積度
を大幅に向上した、バイポーラＮＰＮトランジスタと縦
型ＰＮＰ トランジスタを共存きせた半導体集積回路の
製造方法を提供するものである。
離領域（η）の軍拡散層（２４）とコレクタ埋込層（２
５）とをエピタキシャル層（２６）の厚みの半分以上深
くはい上げて拡散し、同時にベース領域（２７）とコレ
クタ低抵抗領域（３６）とをドライブインした後、上下
分離領域（η）の上拡散層（２８）とコレクタ導出領域
（２９）をそれぞれ軍拡散層（２４）とコレクタ埋込層
（２５）に到達するように形成することにより、集積度
を大幅に向上した、バイポーラＮＰＮトランジスタと縦
型ＰＮＰ トランジスタを共存きせた半導体集積回路の
製造方法を提供するものである。
（ネ）作用
本発明によれば、あらかじめ軍拡散層（２４）、コレク
タ埋込層（２５）及びベース領域（２７）を十分に深く
ドライブインしてから上拡散１（２８）を形成するので
、上拡散層（２８）を浅くでき、その横方向拡散を抑制
できる。よって縦型ＰＮＰ トランジスタの特性を劣化
させないで集積度を大幅に向上できる。
タ埋込層（２５）及びベース領域（２７）を十分に深く
ドライブインしてから上拡散１（２８）を形成するので
、上拡散層（２８）を浅くでき、その横方向拡散を抑制
できる。よって縦型ＰＮＰ トランジスタの特性を劣化
させないで集積度を大幅に向上できる。
また、ＮＰＮ）ランジスタではコレクタ低抵抗領域（３
６）を上拡散層（２８）より十分に深く形成できるので
、良好なりｃｔ（ｓａｔ）が得られる。
６）を上拡散層（２８）より十分に深く形成できるので
、良好なりｃｔ（ｓａｔ）が得られる。
（へ）実施例
以下、本発明の半導体集積回路の製造方法を第１図Ａ乃
至Ｆを用いて詳細に説明する。
至Ｆを用いて詳細に説明する。
先ず第１図Ａに示す如く、半導体基板（２１〉としてＰ
型のシリコン基板を用い、基板（２１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
２）を形成し、埋込層（２２）を囲む基板（２１）表面
及び所定の埋込層（２２）上にはボロン（Ｂ）をデポジ
ットして上下分離領域（η）の軍拡散層（２４）及び縦
型ｐＮｐトランジスタのコレクタ埋込層（２５）をを形
成する。
型のシリコン基板を用い、基板（２１）上に選択的にア
ンチモン（ｓｂ）をデポジットして複数個の埋込層（２
２）を形成し、埋込層（２２）を囲む基板（２１）表面
及び所定の埋込層（２２）上にはボロン（Ｂ）をデポジ
ットして上下分離領域（η）の軍拡散層（２４）及び縦
型ｐＮｐトランジスタのコレクタ埋込層（２５）をを形
成する。
次に第１図Ｂに示す如く、基板（２１）全面に周知の気
相成長法によりＮ型のエピタキシャル層（２６）を約７
μｍ厚に形成する。
相成長法によりＮ型のエピタキシャル層（２６）を約７
μｍ厚に形成する。
次に第１図Ｃに示す如く、エピタキシャル層（２６）表
面の所定の領域にＮＰＮ トランジスタのコレクタ低抵
抗領域（３６）を形成するリン（Ｐ）をデポジットし、
さらにエピタキシャル層（２６）表面のコレクタ埋込層
（２５）に対応する領域にリン（Ｐ＞をイオン注入して
縦型ＰＮＰトランジスタのベース［（２７）を付着する
。このイオン注入はドーズ量１０Ｉ！〜１０′３ｃｍ−
”、加速電圧８０〜１００ ＫｅＶで行う。
面の所定の領域にＮＰＮ トランジスタのコレクタ低抵
抗領域（３６）を形成するリン（Ｐ）をデポジットし、
さらにエピタキシャル層（２６）表面のコレクタ埋込層
（２５）に対応する領域にリン（Ｐ＞をイオン注入して
縦型ＰＮＰトランジスタのベース［（２７）を付着する
。このイオン注入はドーズ量１０Ｉ！〜１０′３ｃｍ−
”、加速電圧８０〜１００ ＫｅＶで行う。
次に第１図りに示す如く、基板（２１）全体に約１２０
０°Ｃ１２時間の熱処理を加えることにより上下分離領
域（翻）の軍拡散層（２４）と縦型ＰＮＰ トランジス
タのコレクタ埋込層（２５）とをエピタキシャル層（２
６）の厚みの半分以上はい上げて拡散し、同時に縦型Ｐ
ＮＰ トランジスタのベース領域（２７）をドライブイ
ンする。具体的には、軍拡散層（２４）とコレクタ埋込
層（２５）は約５μｍはい上げて拡散し、ベース領域（
２７）は約３μｍ、コレクタ低抵抗領域（３６）は約４
μｍの深きに形成する。従ってベース領域（２７）、は
コレクタ埋込層り２５）に完全に到達する。尚ベース領
域（２７）の不純物濃度をやや低くしてコレクタ埋込層
（２５）に完全には到達しない構造としてもよい。
０°Ｃ１２時間の熱処理を加えることにより上下分離領
域（翻）の軍拡散層（２４）と縦型ＰＮＰ トランジス
タのコレクタ埋込層（２５）とをエピタキシャル層（２
６）の厚みの半分以上はい上げて拡散し、同時に縦型Ｐ
ＮＰ トランジスタのベース領域（２７）をドライブイ
ンする。具体的には、軍拡散層（２４）とコレクタ埋込
層（２５）は約５μｍはい上げて拡散し、ベース領域（
２７）は約３μｍ、コレクタ低抵抗領域（３６）は約４
μｍの深きに形成する。従ってベース領域（２７）、は
コレクタ埋込層り２５）に完全に到達する。尚ベース領
域（２７）の不純物濃度をやや低くしてコレクタ埋込層
（２５）に完全には到達しない構造としてもよい。
次に第１図Ｅに示す如く、エピタキシャル層（２６）表
面より上下分離領域（翻）の上拡散層（２８）と縦型Ｐ
ＮＰ）ランジスタのコレクタ導出領域（２９）を同時に
選択拡散し、上下分離領域（競）をエピタキシャル層（
２６）の厚みの半分より浅い位置で連結して第１．第２
の島領域（３０）（３１）を形成する。
面より上下分離領域（翻）の上拡散層（２８）と縦型Ｐ
ＮＰ）ランジスタのコレクタ導出領域（２９）を同時に
選択拡散し、上下分離領域（競）をエピタキシャル層（
２６）の厚みの半分より浅い位置で連結して第１．第２
の島領域（３０）（３１）を形成する。
本工程は本発明の特徴とする工程で、あらかじめコレク
タ埋込層（２５）と下拡散６（２４）をエピタキシャル
層（２６）の厚みの半分以上深くはい上げて拡散し、同
時にベース領域（２７）とコレクタ低抵抗領域（３６）
とを十分に深く拡散した後に上拡散層（２ｇ）とコレク
タ導出領域（２９）を形成しているので、上拡散層（２
８）とコレクタ導出領域（２９）はベース領域（２７）
等に制限きれずに約３μｍと浅くでき、その拡散時間を
約１時間と短くできる。このため上拡散ｆｆ（２８）と
コレクタ導出領域（２９）の横方向拡散を約３μｍに抑
えることができ、それらの表面占有面積を大幅に縮小で
きる。具体的には、拡散窓の幅が４μｍであれば上拡散
ＪＷ（２Ｂ）とコレクタ導出領域（２９）の幅は約１０
μｍに形成され、上拡散層（２４）は上拡散Ｊｆｆｌ
（２８）より深く拡散した分だけ約１４μｍと幅広に形
成される。
タ埋込層（２５）と下拡散６（２４）をエピタキシャル
層（２６）の厚みの半分以上深くはい上げて拡散し、同
時にベース領域（２７）とコレクタ低抵抗領域（３６）
とを十分に深く拡散した後に上拡散層（２ｇ）とコレク
タ導出領域（２９）を形成しているので、上拡散層（２
８）とコレクタ導出領域（２９）はベース領域（２７）
等に制限きれずに約３μｍと浅くでき、その拡散時間を
約１時間と短くできる。このため上拡散ｆｆ（２８）と
コレクタ導出領域（２９）の横方向拡散を約３μｍに抑
えることができ、それらの表面占有面積を大幅に縮小で
きる。具体的には、拡散窓の幅が４μｍであれば上拡散
ＪＷ（２Ｂ）とコレクタ導出領域（２９）の幅は約１０
μｍに形成され、上拡散層（２４）は上拡散Ｊｆｆｌ
（２８）より深く拡散した分だけ約１４μｍと幅広に形
成される。
次に第１図Ｆに示す如く、エピタキシャル層（２６〉表
面よりボロン（Ｂ）を選択拡散し、第１の島領域（３０
）には縦型ＰＮＰ トランジスタのエミッタ領域（３２
）を、第２の島領域（３１）には通常のＮＰＮ トラン
ジスタのベース領域（３３）を約２μｍの深きに夫々形
成し、続いてリン（Ｐ）を選択拡散して第１の島領域（
３０）には縦型ＰＮＰ）ランジスタのベースコンタクト
領域（３４）を、第２の島領域（３１）にはＮＰＮ ト
ランジスタのエミッタ領域（３５）及びコレクタ低抵抗
領域（３６）を約１．５μｍの深さに夫々形成する。尚
縦型ＰＮＰ トランジスタのエミッタ領域（３２）はエ
ピタキシャル層（２６）より高い不純物濃度を有するベ
ース領域（２７）表面に形成するので、ＮＰＮ トラン
ジスタのベース領域（３３）よりは多少浅く形成きれる
。そして最後に各領域上に電極（３７）を配設して製造
工程を終了する。
面よりボロン（Ｂ）を選択拡散し、第１の島領域（３０
）には縦型ＰＮＰ トランジスタのエミッタ領域（３２
）を、第２の島領域（３１）には通常のＮＰＮ トラン
ジスタのベース領域（３３）を約２μｍの深きに夫々形
成し、続いてリン（Ｐ）を選択拡散して第１の島領域（
３０）には縦型ＰＮＰ）ランジスタのベースコンタクト
領域（３４）を、第２の島領域（３１）にはＮＰＮ ト
ランジスタのエミッタ領域（３５）及びコレクタ低抵抗
領域（３６）を約１．５μｍの深さに夫々形成する。尚
縦型ＰＮＰ トランジスタのエミッタ領域（３２）はエ
ピタキシャル層（２６）より高い不純物濃度を有するベ
ース領域（２７）表面に形成するので、ＮＰＮ トラン
ジスタのベース領域（３３）よりは多少浅く形成きれる
。そして最後に各領域上に電極（３７）を配設して製造
工程を終了する。
この様にして形成した半導体集積回路では、上拡散層（
２８）を大幅に浅くできるので、その横方向拡散を抑え
、表面占有面積を大幅に縮小でさる。
２８）を大幅に浅くできるので、その横方向拡散を抑え
、表面占有面積を大幅に縮小でさる。
この時下拡散ｆｆ１（２４）は上拡散層（２８）より幅
広に形成するものの、その周端部は横方向拡散によって
湾曲し、基板（２１）表面から上方向に向って徐々に幅
狭になるので基板（２１）表面で約１４μｍの幅があっ
ても上拡散層（２４）最上部では拡散窓の線幅である約
４μｍになる。また、エピタキシャル層（２６）表面よ
り拡散形成した領域も横方向拡散によって湾曲するので
その領域の底部の幅は拡散窓の幅に等しくなる。従って
上拡散層（２４）の最上部とエピタキシャル層（２６）
表面より拡散形成した領域の底部とは十分に離間してお
り、耐圧の面からみても幅広に形成した下拡散Ｊ’（ｌ
（２４）はエピタキシャル層（２６）表面における集積
度の向上を防げない。
広に形成するものの、その周端部は横方向拡散によって
湾曲し、基板（２１）表面から上方向に向って徐々に幅
狭になるので基板（２１）表面で約１４μｍの幅があっ
ても上拡散層（２４）最上部では拡散窓の線幅である約
４μｍになる。また、エピタキシャル層（２６）表面よ
り拡散形成した領域も横方向拡散によって湾曲するので
その領域の底部の幅は拡散窓の幅に等しくなる。従って
上拡散層（２４）の最上部とエピタキシャル層（２６）
表面より拡散形成した領域の底部とは十分に離間してお
り、耐圧の面からみても幅広に形成した下拡散Ｊ’（ｌ
（２４）はエピタキシャル層（２６）表面における集積
度の向上を防げない。
そして第１の島領域（３０）に形成した縦型ＰＮＰトラ
ンジスタでは、コレクタ埋込ＪＷ（２５）とベース領域
（２７）を上下分離領域（η）の上拡散層（２４）と同
時にドライブインするので、それらを双方が衝突するよ
うに十分に深く形成でき、極めて良好なＶｃｉ（ｓａｔ
−）特性が得られる。また、ベースとして活性な領域の
全部又は略全部をエピタキシャル層（２６）表面から拡
散形成したエピタキシャル層（２６）より高不純物濃度
のベース領域（２７）で形成できるので、耐圧ｖｃ！ｏ
を考慮しつつベース幅を狭められることと濃度勾配によ
る電界加速が働くことによって高いｆ７が得られ、しか
も従来よりｈＦｔのばらつきが少くなる。きらにコレク
タ導出領域（２９）を上拡散Ｊｉｌ（２８）と同一工程
で形成するので、その表面占有面積が大幅に減少して集
積度の向上に寄与する。
ンジスタでは、コレクタ埋込ＪＷ（２５）とベース領域
（２７）を上下分離領域（η）の上拡散層（２４）と同
時にドライブインするので、それらを双方が衝突するよ
うに十分に深く形成でき、極めて良好なＶｃｉ（ｓａｔ
−）特性が得られる。また、ベースとして活性な領域の
全部又は略全部をエピタキシャル層（２６）表面から拡
散形成したエピタキシャル層（２６）より高不純物濃度
のベース領域（２７）で形成できるので、耐圧ｖｃ！ｏ
を考慮しつつベース幅を狭められることと濃度勾配によ
る電界加速が働くことによって高いｆ７が得られ、しか
も従来よりｈＦｔのばらつきが少くなる。きらにコレク
タ導出領域（２９）を上拡散Ｊｉｌ（２８）と同一工程
で形成するので、その表面占有面積が大幅に減少して集
積度の向上に寄与する。
一方、第２の島領域（３１）に形成したＮＰＮ トラン
ジスタでは、コレクタ低抵抗領域（３６）を上下分離領
域（襲）の上拡散層（２４）と同一工程で形成するので
、コレクタ低抵抗領域（３６）を上拡散層（２８）より
十分に深く、最適な条件を選べば埋込層（２２）に達す
るように形成でき、極めて良好なＶｃｔ（ｓａｔ）が得
られる。
ジスタでは、コレクタ低抵抗領域（３６）を上下分離領
域（襲）の上拡散層（２４）と同一工程で形成するので
、コレクタ低抵抗領域（３６）を上拡散層（２８）より
十分に深く、最適な条件を選べば埋込層（２２）に達す
るように形成でき、極めて良好なＶｃｔ（ｓａｔ）が得
られる。
（ト）発明の詳細
な説明した如く本発明によれば、あらかじめ上拡散層（
２４）をエピタキシャル層（２６）の厚みの半分以上は
い上げて拡散した後、上拡散ｆｆ（２８）を形成するの
で、上拡散！（２８）を浅くでき、その横方向拡散を抑
えて集積度を大幅に向上できるという利点を有する。さ
らに本発明によれば、コレクタ埋込５（２５）とベース
領域（２７）及びコレクタ低抵抗領域（３６）を上拡散
層（３４）と同時にドライブインするので、エピタキシ
ャル層（２６）を薄く設定しても十分に深く形成でき、
特性良好な縦型ＰＮＰ トランジスタとバイポーラトラ
ンジスタとを一体化共存できるという利点を有する。
２４）をエピタキシャル層（２６）の厚みの半分以上は
い上げて拡散した後、上拡散ｆｆ（２８）を形成するの
で、上拡散！（２８）を浅くでき、その横方向拡散を抑
えて集積度を大幅に向上できるという利点を有する。さ
らに本発明によれば、コレクタ埋込５（２５）とベース
領域（２７）及びコレクタ低抵抗領域（３６）を上拡散
層（３４）と同時にドライブインするので、エピタキシ
ャル層（２６）を薄く設定しても十分に深く形成でき、
特性良好な縦型ＰＮＰ トランジスタとバイポーラトラ
ンジスタとを一体化共存できるという利点を有する。
また本発明によれば、上拡散層（２ｇ＞の拡散時間が短
いので熱拡散によるエピタキシャルＪ’ｆｆ１（２６）
表面の結晶欠陥が少く、さらに下拡散層（２４）を上拡
散Ｊ’１（２８）より幅広に形成するので、多少のマス
クずれがあっても完全な接合分離が得られるという利点
を有する。
いので熱拡散によるエピタキシャルＪ’ｆｆ１（２６）
表面の結晶欠陥が少く、さらに下拡散層（２４）を上拡
散Ｊ’１（２８）より幅広に形成するので、多少のマス
クずれがあっても完全な接合分離が得られるという利点
を有する。
第１図Ａ乃至第１図Ｆは本発明による製造方法を説明す
るための断面図、第２図Ａ乃至第２図Ｅは従来の製造方
法を説明するための断面図である。 （２１）は半導体基板、 （２２）は埋込層、 （２４
）は上下分離領域（憩）の下拡散層、 （２５）はコレ
クタ埋込層、（２６）はエピタキシヤル層、（２７）は
縦型ＰＮＰ）ランジスタのベース領域、（２８）上下分
離領域（憩）の上拡散層、 （３６）はコレクタ低抵抗
領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１各 法 状 静 鞍粉
６
るための断面図、第２図Ａ乃至第２図Ｅは従来の製造方
法を説明するための断面図である。 （２１）は半導体基板、 （２２）は埋込層、 （２４
）は上下分離領域（憩）の下拡散層、 （２５）はコレ
クタ埋込層、（２６）はエピタキシヤル層、（２７）は
縦型ＰＮＰ）ランジスタのベース領域、（２８）上下分
離領域（憩）の上拡散層、 （３６）はコレクタ低抵抗
領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１各 法 状 静 鞍粉
６
Claims (1)
- （１）一導電型半導体基板表面に複数の埋込層を形成す
る逆導電型の不純物を付着し、該埋込層を囲む前記基板
表面には上下分離領域の下拡散層を、所定の前記埋込層
上には縦型ＰＮＰトランジスタのコレクタ埋込層を夫々
形成する一導電型の不純物を付着する工程、 前記基板全面に逆導電型のエピタキシャル層を積層する
工程、 前記エピタキシャル層表面の前記コレクタ埋込層に対応
する領域に前記縦型ＰＮＰトランジスタのベース領域を
前記エピタキシャル層表面の所定の領域にはコレクタ低
抵抗領域を形成する逆導電型の不純物を夫々付着する工
程、 前記基板全体を加熱処理して前記下拡散層と前記コレク
タ埋込層を前記エピタキシャル層の厚みの半分以上はい
上げて拡散し、同時に前記ベース領域と前記コレクタ低
抵抗領域をドライブインする工程、 前記エピタキシャル層表面より前記上下分離領域の上拡
散層と前記縦型ＰＮＰトランジスタのコレクタ導出領域
を形成し、前記上拡散層を前記下拡散層に到達させて第
１、第２の島領域を形成する工程、 前記エピタキシャル層表面より一導電型の不純物を選択
拡散し、前記第１の島領域には前記縦型ＰＮＰトランジ
スタのエミッタ領域を、前記第２の島領域にはＮＰＮト
ランジスタのベース領域を夫々形成し、続いて逆導電型
の不純物を選択拡散して前記第１の島領域には前記縦型
ＰＮＰトランジスタのベースコンタクト領域を、前記第
２の島領域には前記ＮＰＮトランジスタのエミッタ領域
を夫々形成する工程とを具備することを特徴とする半導
体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220701A JPS6376359A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61220701A JPS6376359A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6376359A true JPS6376359A (ja) | 1988-04-06 |
| JPH0577295B2 JPH0577295B2 (ja) | 1993-10-26 |
Family
ID=16755137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61220701A Granted JPS6376359A (ja) | 1986-09-18 | 1986-09-18 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376359A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1986
- 1986-09-18 JP JP61220701A patent/JPS6376359A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5350686A (en) * | 1976-10-19 | 1978-05-09 | Mitsubishi Electric Corp | Production of semiconductor integrated circuit |
| JPS5384578A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0577295B2 (ja) | 1993-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |