JPS63202965A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63202965A JPS63202965A JP3615287A JP3615287A JPS63202965A JP S63202965 A JPS63202965 A JP S63202965A JP 3615287 A JP3615287 A JP 3615287A JP 3615287 A JP3615287 A JP 3615287A JP S63202965 A JPS63202965 A JP S63202965A
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は分離耐圧を向上でき且つ寄生効果を防止したバ
イポーラ型の半導体装置に関する。
イポーラ型の半導体装置に関する。
（ロ）従来の技術
従来より高耐圧型の半導体装置として、特開昭６１−１
４７５４６号公報に記載されているものがある。
４７５４６号公報に記載されているものがある。
第３図は斯る半導体装置を示す断面図で、（１）はＰ型
半導体基板、（２）は基板（１）上に積層して形成した
Ｎ型のエピタキシャル層、（３）は基板（１〉表面に形
成したＮ−型の第１の埋込層、（４）は第１の埋込層（
３）の表面に形成したＮ＋型の第２の埋込層、す）は第
１の埋込層（３）を離間して取り囲むようにエピタキシ
ャル層（２）を貫通したＰ１型の分離領域、（６）は分
離領域り）によって島状に形成した島領域、（７）は島
領域（６）表面に形成したＰ型のベース領域、（８）及
び（９）はＮ＋型のエミッタ領域及びコンタクト領域で
、島領域（６）をコレクタとしてＮＰＮ型トランジスタ
が構成されている。
半導体基板、（２）は基板（１）上に積層して形成した
Ｎ型のエピタキシャル層、（３）は基板（１〉表面に形
成したＮ−型の第１の埋込層、（４）は第１の埋込層（
３）の表面に形成したＮ＋型の第２の埋込層、す）は第
１の埋込層（３）を離間して取り囲むようにエピタキシ
ャル層（２）を貫通したＰ１型の分離領域、（６）は分
離領域り）によって島状に形成した島領域、（７）は島
領域（６）表面に形成したＰ型のベース領域、（８）及
び（９）はＮ＋型のエミッタ領域及びコンタクト領域で
、島領域（６）をコレクタとしてＮＰＮ型トランジスタ
が構成されている。
第３図の構造によれば、高濃度の第２の埋込層（４）が
これよりも低濃度の第１の埋込層（３）表面に形成され
るので、埋込層と基板（１）との間の耐圧、即ち分離耐
圧が十分高い半導体装置が得られる。その際、第１の埋
込層（３）の濃度分布が基板（１）表面で最も高い為、
前記分離耐圧は基板（１）表面における基板（１）と第
１の埋込層（３）とのＰＮ接合部で決定される。
これよりも低濃度の第１の埋込層（３）表面に形成され
るので、埋込層と基板（１）との間の耐圧、即ち分離耐
圧が十分高い半導体装置が得られる。その際、第１の埋
込層（３）の濃度分布が基板（１）表面で最も高い為、
前記分離耐圧は基板（１）表面における基板（１）と第
１の埋込層（３）とのＰＮ接合部で決定される。
（ハ）発明が解決しようとする問題点
しかしながら、高耐圧型の半導体装置は、一般的にエピ
タキシャル層（２）の不純物濃度を５Ｘ１０”〜５Ｘ１
０”ｃｍ−”と相当低く設定する為、基板（１）とエピ
タキシャル層（２）とが直接接する部分において基板（
１）のアクセプタ不純物がエピタキシャル層（２）側へ
再拡散され、そこにＰ型のはい上り層を形成する現像が
あった。その為、前記Ｐ型のはい上り層の度合によって
ベース領域（７）と島領域（６）及び基板（１）とで形
成される寄生ＮＰＮ トランジスタが発生し易くなり、
寄生効果が犬である欠点があった。
タキシャル層（２）の不純物濃度を５Ｘ１０”〜５Ｘ１
０”ｃｍ−”と相当低く設定する為、基板（１）とエピ
タキシャル層（２）とが直接接する部分において基板（
１）のアクセプタ不純物がエピタキシャル層（２）側へ
再拡散され、そこにＰ型のはい上り層を形成する現像が
あった。その為、前記Ｐ型のはい上り層の度合によって
ベース領域（７）と島領域（６）及び基板（１）とで形
成される寄生ＮＰＮ トランジスタが発生し易くなり、
寄生効果が犬である欠点があった。
（ニ）問題点を解決するための手段
本発明は衛士した欠点に鑑みてなされ、埋込層を高濃度
の第２の埋込層（１４）とこれより低濃度の第１の埋込
層（１３）との２重構造とし、低濃度の第１の埋込層（
１３〉のみを分離領域（す）に接する構造とすることに
より、エピタキシャル層（１２）に対して基板（１１）
が露出しないように構成したことを特徴とする。
の第２の埋込層（１４）とこれより低濃度の第１の埋込
層（１３）との２重構造とし、低濃度の第１の埋込層（
１３〉のみを分離領域（す）に接する構造とすることに
より、エピタキシャル層（１２）に対して基板（１１）
が露出しないように構成したことを特徴とする。
（ホ）作用
本発明によれば、Ｎ−型の第１の埋込層（１３）が前記
再拡散によるＰ型のはい上り層の形成を防止するので、
結果として前記寄生ＰＮＰトランジスタの電流増幅率を
低下せしめることができ、寄生効果を大幅に低減するこ
とができる。しかも、第１の埋込層（１３）の不純物濃
度を十分低く保つことによって、分離耐圧の劣化をも防
止できる。
再拡散によるＰ型のはい上り層の形成を防止するので、
結果として前記寄生ＰＮＰトランジスタの電流増幅率を
低下せしめることができ、寄生効果を大幅に低減するこ
とができる。しかも、第１の埋込層（１３）の不純物濃
度を十分低く保つことによって、分離耐圧の劣化をも防
止できる。
（へ）実施例
以下、本発明の一実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は本発明による半導体装置の構造を示す断面図で
、（１１）はＰ型の半導体基板、（１２）は基板（１１
）全面に積層して形成したＮ−型のエピタキシャル層、
（１３）は基板（１１）表面に形成したＮ−型の第１の
埋込層、（１４〉は第１の埋込層（１３）の表面に形成
したＮ＋型の第２の埋込層、（耳）は第１の埋込層（１
３）に接しつつこれを取り囲むようにしてエピタキシャ
ル層（１２）を貫通したＰ１型の分離領域、（１６）は
分離領域（長）によって島状に接合分離された島領域、
（１７）は島領域表面に形成したＰ型のベース領域、（
１８）はベース領域（１７）の表面に形成したＮ＋型の
エミッタ領域、（１９）はＮＰＮ トランジスタのコレ
クタとなる島領域（１６）の表面に形成したＮ１型のコ
レクタコンタクト領域である。
、（１１）はＰ型の半導体基板、（１２）は基板（１１
）全面に積層して形成したＮ−型のエピタキシャル層、
（１３）は基板（１１）表面に形成したＮ−型の第１の
埋込層、（１４〉は第１の埋込層（１３）の表面に形成
したＮ＋型の第２の埋込層、（耳）は第１の埋込層（１
３）に接しつつこれを取り囲むようにしてエピタキシャ
ル層（１２）を貫通したＰ１型の分離領域、（１６）は
分離領域（長）によって島状に接合分離された島領域、
（１７）は島領域表面に形成したＰ型のベース領域、（
１８）はベース領域（１７）の表面に形成したＮ＋型の
エミッタ領域、（１９）はＮＰＮ トランジスタのコレ
クタとなる島領域（１６）の表面に形成したＮ１型のコ
レクタコンタクト領域である。
次に本発明による半導体装置の製造方法を第２図Ａ乃至
第２図りを用いて説明する。
第２図りを用いて説明する。
先ず第２図Ａに示す如く、不純物濃度が１０１６ｃｒＩ
ｌ−８程のＰ型シリコン半導体基板（１１）の所定の領
域に第１の埋込層（１３）を形成するリン（Ｐ）をイオ
ン注入し、接合深さが１５〜３０μｍの第１の埋込層（
１３）を拡散形成する。その際、第１の埋込層（１３）
＋７）表面濃度がｌ Ｑ ” 〜ｌ Ｑ ”ＣＴｌｌ−
”となるように設定する。
ｌ−８程のＰ型シリコン半導体基板（１１）の所定の領
域に第１の埋込層（１３）を形成するリン（Ｐ）をイオ
ン注入し、接合深さが１５〜３０μｍの第１の埋込層（
１３）を拡散形成する。その際、第１の埋込層（１３）
＋７）表面濃度がｌ Ｑ ” 〜ｌ Ｑ ”ＣＴｌｌ−
”となるように設定する。
次に第２図Ｂに示す如く、第１の埋込層（１３）表面に
第２の埋込層（１４）を形成するアンチモン（Ｓｂ）を
デポジットし、第１の埋込層（１３）を囲む基板（１１
）表面には分離領域（す）の下側拡散層（２０）を形成
するボロン（Ｂ）をデポジットする。この第２の埋込層
（１４）は後に形成するＮＰＮトランジスタのベース領
域（１７）の直下に形成し、第１の埋込層（１３）は分
離領域（長）と接する構造が達成できるよう、十分広く
形成しておく。その際、第２の埋込層（１４）及び下側
拡散層（２０）の表面濃度が最終的に夫々ＩＱ”ｃｍ−
”程及び１０１６〜１０１７ｃＩＴｌ−３トナルように
設定する。
第２の埋込層（１４）を形成するアンチモン（Ｓｂ）を
デポジットし、第１の埋込層（１３）を囲む基板（１１
）表面には分離領域（す）の下側拡散層（２０）を形成
するボロン（Ｂ）をデポジットする。この第２の埋込層
（１４）は後に形成するＮＰＮトランジスタのベース領
域（１７）の直下に形成し、第１の埋込層（１３）は分
離領域（長）と接する構造が達成できるよう、十分広く
形成しておく。その際、第２の埋込層（１４）及び下側
拡散層（２０）の表面濃度が最終的に夫々ＩＱ”ｃｍ−
”程及び１０１６〜１０１７ｃＩＴｌ−３トナルように
設定する。
さらに第２図Ｃに示す如く、基板（１１）全面に周知の
気相成長法によって５Ｘ１０”〜５Ｘ１０１４Ｃｍ −
”のエピタキシャル層（１２）を積層して形成する。こ
の時、第１及び第２の埋込層（１３）及び（１４）と下
側拡散層（２０）を形成する夫々の不純物の再拡散が普
通に行なわれる。
気相成長法によって５Ｘ１０”〜５Ｘ１０１４Ｃｍ −
”のエピタキシャル層（１２）を積層して形成する。こ
の時、第１及び第２の埋込層（１３）及び（１４）と下
側拡散層（２０）を形成する夫々の不純物の再拡散が普
通に行なわれる。
そして第２図りに示す如く、エピタキシャル層（１２〉
表面の下側拡散層（２０）に対応する領域に分離領域（
長）の上側拡散層（２１）を選択拡散し、下側拡散層（
２０）と連結させることによって島領域（１６）を形成
する。第１及び第２の埋込層（１３）及び（１４）の再
拡散は普通に行なわれるが、リン（Ｐ）とアンチモン（
ｓｂ）の拡散係数の差異から、結局節１の埋込層（１３
）は第２の埋込層（１４）よりやや大きく又は同程度に
エピタキシャル層（１２）側へはい上る。そして最後に
、島領域（１６）表面にＰ型のベース領域（１７）を選
択拡散し、続いてＮ＋型のエミッタ領域（１８）とコレ
クタコンタクト領域（１９）とを選択拡散して製造工程
を終了する。
表面の下側拡散層（２０）に対応する領域に分離領域（
長）の上側拡散層（２１）を選択拡散し、下側拡散層（
２０）と連結させることによって島領域（１６）を形成
する。第１及び第２の埋込層（１３）及び（１４）の再
拡散は普通に行なわれるが、リン（Ｐ）とアンチモン（
ｓｂ）の拡散係数の差異から、結局節１の埋込層（１３
）は第２の埋込層（１４）よりやや大きく又は同程度に
エピタキシャル層（１２）側へはい上る。そして最後に
、島領域（１６）表面にＰ型のベース領域（１７）を選
択拡散し、続いてＮ＋型のエミッタ領域（１８）とコレ
クタコンタクト領域（１９）とを選択拡散して製造工程
を終了する。
このように形成した半導体装置によれば、第２の埋込層
（１４）と下側拡散層（２０）を形成する領域を除いて
基板（１１）とエピタキシャル層とが接する全ての領域
に基板（１１）よりは高濃度の第１の埋込層（１３）を
形成したので、基板（１１）のアクセプタ不純物がエピ
タキシャル層（１２）側へ再拡散される現像を防止し、
寄生ＰＮＰ トランジスタが早期に発生する従来の欠点
を除去できる。しかも、第１の埋込層（１３〉を基板（
１１）側へ相当深く拡散形成した為、ベース領域（１７
）と島領域（１６）及び基板（１１）とで形成される寄
生ＰＮＰトランジスタの電流増幅率が低下し、寄生効果
を大幅に低減することができる。
（１４）と下側拡散層（２０）を形成する領域を除いて
基板（１１）とエピタキシャル層とが接する全ての領域
に基板（１１）よりは高濃度の第１の埋込層（１３）を
形成したので、基板（１１）のアクセプタ不純物がエピ
タキシャル層（１２）側へ再拡散される現像を防止し、
寄生ＰＮＰ トランジスタが早期に発生する従来の欠点
を除去できる。しかも、第１の埋込層（１３〉を基板（
１１）側へ相当深く拡散形成した為、ベース領域（１７
）と島領域（１６）及び基板（１１）とで形成される寄
生ＰＮＰトランジスタの電流増幅率が低下し、寄生効果
を大幅に低減することができる。
また、本発明による半導体装置は、第１の埋込層（１３
）が基板（１１）よりは高濃度の下側拡散層り２０）と
接する構造になるものの、第１の埋込層（１３）が十分
低不純物濃度である為、第３図のものに対する分離耐圧
の劣化は殆どみられない。その際、第１の埋込層（１３
）の不純物濃度を、第２の埋込層（１４）より小さく基
板（１１）よりは高い範囲内で、且つ基板（１１）表面
における第１の埋込層（１３）と下側拡散層（２０）と
のＰＮ接合耐圧がＮＰＮトランジスタのＶ。ＫＯ（コレ
クタ・エミッタ間電圧）より犬となるように十分小さく
設定しておけば、トランジスタの実用上何ら差支え無い
。しかも、ＮＰＮ ｌ−ランジスタのベース領域（１７
）直下に設けた第２の埋込層（１４）が高不純物濃度で
あるので、ＮＰＮトランジスタのコレクタ直列抵抗は小
さい。
）が基板（１１）よりは高濃度の下側拡散層り２０）と
接する構造になるものの、第１の埋込層（１３）が十分
低不純物濃度である為、第３図のものに対する分離耐圧
の劣化は殆どみられない。その際、第１の埋込層（１３
）の不純物濃度を、第２の埋込層（１４）より小さく基
板（１１）よりは高い範囲内で、且つ基板（１１）表面
における第１の埋込層（１３）と下側拡散層（２０）と
のＰＮ接合耐圧がＮＰＮトランジスタのＶ。ＫＯ（コレ
クタ・エミッタ間電圧）より犬となるように十分小さく
設定しておけば、トランジスタの実用上何ら差支え無い
。しかも、ＮＰＮ ｌ−ランジスタのベース領域（１７
）直下に設けた第２の埋込層（１４）が高不純物濃度で
あるので、ＮＰＮトランジスタのコレクタ直列抵抗は小
さい。
（ト）発明の詳細
な説明した如く、本発明によれば、高濃度の第２の埋込
層（１４）がこれより低濃度の第１の埋込層（１３〉の
中に形成されるので、分離耐圧が十分高＜、シかもＮＰ
Ｎトランジスタのコレクタ直列抵抗が小さい半導体装置
が得られる利点を有する。
層（１４）がこれより低濃度の第１の埋込層（１３〉の
中に形成されるので、分離耐圧が十分高＜、シかもＮＰ
Ｎトランジスタのコレクタ直列抵抗が小さい半導体装置
が得られる利点を有する。
また、第１の埋込層（１３）を拡張して分離領域（す）
に接するように形成したので、寄生ＰＮＰトランジスタ
による寄生効果を大幅に低減できる利点を有する。さら
にまた、第２の埋込層（１３）端部から下側拡散層（２
０）までの全ての基板（１１）表面にＮ−型の第１の埋
込層（１３）を設けた為、下側拡散層（２０）を形成す
るボロン（Ｂ）のオートドーピング効果による分離耐圧
のばらつきを抑制することができる利点をも有する。
に接するように形成したので、寄生ＰＮＰトランジスタ
による寄生効果を大幅に低減できる利点を有する。さら
にまた、第２の埋込層（１３）端部から下側拡散層（２
０）までの全ての基板（１１）表面にＮ−型の第１の埋
込層（１３）を設けた為、下側拡散層（２０）を形成す
るボロン（Ｂ）のオートドーピング効果による分離耐圧
のばらつきを抑制することができる利点をも有する。
第１図は本発明を説明する為の断面図、第２図Ａ乃至第
２図りは本発明の半導体装置の製造方法を説明する為の
断面図、第３図は従来例を説明する為の断面図である。 （１１〉はＰ型半導体基板、 （１３）はＮ−型の第１
の埋込層、 （１４）はＮ＋型の第２の埋込層、 （１
６）は島領域、 （１７）はベース領域である。 第１図 第２図へ 第２図Ｂ
２図りは本発明の半導体装置の製造方法を説明する為の
断面図、第３図は従来例を説明する為の断面図である。 （１１〉はＰ型半導体基板、 （１３）はＮ−型の第１
の埋込層、 （１４）はＮ＋型の第２の埋込層、 （１
６）は島領域、 （１７）はベース領域である。 第１図 第２図へ 第２図Ｂ
Claims (1)
- （１）一導電型の半導体基板表面に形成した逆導電型の
第１の埋込層と、該第１の埋込層表面に形成した前記第
１の埋込層より高不純物濃度の第２の埋込層と、前記基
板上に形成した逆導電型のエピタキシャル層と、前記第
１の埋込層に接しながらこれを囲むように前記エピタキ
シャル層を貫通した一導電型の分離領域と、該分離領域
によって島状に形成した島領域と、該島領域の表面に形
成した一導電型のベース領域と、該ベース領域の表面に
形成した逆導電型のエミッタ領域とを具備することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3615287A JPS63202965A (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3615287A JPS63202965A (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202965A true JPS63202965A (ja) | 1988-08-22 |
Family
ID=12461808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3615287A Pending JPS63202965A (ja) | 1987-02-19 | 1987-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232929A (ja) * | 1989-03-06 | 1990-09-14 | Fuji Electric Co Ltd | 埋込層を備えた半導体装置 |
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
-
1987
- 1987-02-19 JP JP3615287A patent/JPS63202965A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232929A (ja) * | 1989-03-06 | 1990-09-14 | Fuji Electric Co Ltd | 埋込層を備えた半導体装置 |
| JP2006216802A (ja) * | 2005-02-04 | 2006-08-17 | Hitachi Ulsi Systems Co Ltd | 半導体装置 |
| US8018006B2 (en) | 2005-02-04 | 2011-09-13 | Hitachi Ulsi Systems Co., Ltd. | Semiconductor device having an enlarged space area surrounding an isolation trench for reducing thermal resistance and improving heat dissipation |
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