JPS5811743B2 - ハンドウタイソウチノ セイゾウホウホウ - Google Patents
ハンドウタイソウチノ セイゾウホウホウInfo
- Publication number
- JPS5811743B2 JPS5811743B2 JP49124416A JP12441674A JPS5811743B2 JP S5811743 B2 JPS5811743 B2 JP S5811743B2 JP 49124416 A JP49124416 A JP 49124416A JP 12441674 A JP12441674 A JP 12441674A JP S5811743 B2 JPS5811743 B2 JP S5811743B2
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- Japan
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- type
- conductivity type
- region
- impurity
- epitaxial layer
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にモノリシッ
ク半導体集積回路装置(IC)の製造方法に関する。
ク半導体集積回路装置(IC)の製造方法に関する。
ICにおいて、ICに含まれるNPN)ランジスタを主
体とする各素子の耐圧を向上するために、第1図に示す
ようなN型エピタキシャル層4のドナー不純物濃度は、
設計ルールにしたがって可及的に小さくしている。
体とする各素子の耐圧を向上するために、第1図に示す
ようなN型エピタキシャル層4のドナー不純物濃度は、
設計ルールにしたがって可及的に小さくしている。
しかしドナー不純物濃度を可及的に小さくしたN型エピ
タキシャル層をP型シリコン基板1上に形成する際にア
クセプタ不純物が混入してN型エピタキシャル層4中に
極めてドナー不純物濃度の小さいN−型領域ないしはP
型領域が局部的に形成されることがあった。
タキシャル層をP型シリコン基板1上に形成する際にア
クセプタ不純物が混入してN型エピタキシャル層4中に
極めてドナー不純物濃度の小さいN−型領域ないしはP
型領域が局部的に形成されることがあった。
そのために、ICに含まれるNPN)ランジスタのコレ
クタ直列抵抗rscが増大する欠点が生ずる。
クタ直列抵抗rscが増大する欠点が生ずる。
さらに第2図に示すよりなV。
E−IC特性におけるオツドキンク(odd−kink
)不良が生ずる等の欠点があった。
)不良が生ずる等の欠点があった。
それゆえ本発明の目的は、所定の不純物濃度分布のエピ
タキシャル層を半導体基板上に形成した半導体装置の製
造方法を提供することにある。
タキシャル層を半導体基板上に形成した半導体装置の製
造方法を提供することにある。
このような目的を達成するための本発明の基本的な構成
は、第1導電型半導体基板の選択的な領域に第1の不純
物と第1の不純物よりも拡散速度の大きい第2の不純物
を用いて第2導電型埋込層を形成し、次に上記埋込層を
含む基板上に第2導電型エピタキシャル層を形成し、こ
のエピタキシャル層に素子を形成することを特徴とする
半導体装置の製造方法とする。
は、第1導電型半導体基板の選択的な領域に第1の不純
物と第1の不純物よりも拡散速度の大きい第2の不純物
を用いて第2導電型埋込層を形成し、次に上記埋込層を
含む基板上に第2導電型エピタキシャル層を形成し、こ
のエピタキシャル層に素子を形成することを特徴とする
半導体装置の製造方法とする。
以下実施例を用いて具体的に説明する。
第3図a”fは本発明の一実施例であるICの製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
同図において、1はP型シリコン基板、2は二酸化シリ
コン膜、3はN十型埋込層、Dはリンネ鈍物、3DはN
型領域、4はN型エピタキシャル層、5は二酸化シリコ
ン膜、6はP十型分離層、7はP型ベース領域、8はN
+型エミッタ領域、9はN十型コレクタ電極引き出し用
領域、Bはベース電極、Cはコレクタ電極、Eはエミッ
タ電極である。
コン膜、3はN十型埋込層、Dはリンネ鈍物、3DはN
型領域、4はN型エピタキシャル層、5は二酸化シリコ
ン膜、6はP十型分離層、7はP型ベース領域、8はN
+型エミッタ領域、9はN十型コレクタ電極引き出し用
領域、Bはベース電極、Cはコレクタ電極、Eはエミッ
タ電極である。
さて本発明の一実施例であるICの製造方法は、第3図
aに示すように、まずP型シリコン型基板1上に二酸化
シリコン膜2を形成し、この二酸化シリコン膜2をホト
エツチング技術により選択除去して開口部を形成する。
aに示すように、まずP型シリコン型基板1上に二酸化
シリコン膜2を形成し、この二酸化シリコン膜2をホト
エツチング技術により選択除去して開口部を形成する。
次に同図b=cに示すようζ、上記開口部を通してドナ
ー不純物である7ンチモン、ヒ素等3をディポジション
する。
ー不純物である7ンチモン、ヒ素等3をディポジション
する。
次に上記開口部を通して前記ドナー不純物であるアンチ
モン、ヒ素等よりもP型シリコン基板1での拡散速度の
大きいリン等のドナー不純物りをイオン注入法によって
ドープする。
モン、ヒ素等よりもP型シリコン基板1での拡散速度の
大きいリン等のドナー不純物りをイオン注入法によって
ドープする。
その後同図dに示すように熱処理してP型シリコン基板
上の選択的な位置にN十型埋込層3およびN型領域3D
をそれぞれ同時に形成する。
上の選択的な位置にN十型埋込層3およびN型領域3D
をそれぞれ同時に形成する。
次に同図eに示すように、二酸化シリコン膜2をエツチ
ング除去したのち、N型領域3Dを含むP型シリコン基
板1上にN型エピタキシャル層4を形成し、このN型エ
ピタキシャル層4上に二酸化シリコン膜5を形成する。
ング除去したのち、N型領域3Dを含むP型シリコン基
板1上にN型エピタキシャル層4を形成し、このN型エ
ピタキシャル層4上に二酸化シリコン膜5を形成する。
次に同図fに示すように、周知技術により二酸化シリコ
ン膜5をマスクとしたマスク拡散により、P十型分離層
6、P型ベース領域7を順次形成し。
ン膜5をマスクとしたマスク拡散により、P十型分離層
6、P型ベース領域7を順次形成し。
P型ベース領域1にはN十型エミッタ領域8を、NWエ
ピタキシャル層4にはN十型コレクタ電極引き出し用領
域を同時に形成する。
ピタキシャル層4にはN十型コレクタ電極引き出し用領
域を同時に形成する。
その後、アルミニウム蒸着とホトエツチング技術により
ICの各電極すなわちペース電極B、コレクタ電極C、
エミッタ電極Eと、相互接続のアルミニウム配線を形成
する。
ICの各電極すなわちペース電極B、コレクタ電極C、
エミッタ電極Eと、相互接続のアルミニウム配線を形成
する。
上述した本発明の一実施例であるICの製造方法によれ
ば、ICに含まれるNPN)ランジスタの各領域の不純
物濃度分布は第4図に示すようなものになる。
ば、ICに含まれるNPN)ランジスタの各領域の不純
物濃度分布は第4図に示すようなものになる。
なお、第4図においてAはP型シリコン基板1上にN型
エピタキシャル層4を形成する際に混入するP型不純物
の分布状況を示すものである。
エピタキシャル層4を形成する際に混入するP型不純物
の分布状況を示すものである。
第4図より明らかのように、本発明における埋込層の形
成は拡散速度の遅いアンチモン、ヒ素等のドナー不純物
と拡散速度の速いリン等のドナー不純物をイオン注入法
によって添加したものとを用いているために、上述した
P型不純物による悪影響を皆無とすることができる。
成は拡散速度の遅いアンチモン、ヒ素等のドナー不純物
と拡散速度の速いリン等のドナー不純物をイオン注入法
によって添加したものとを用いているために、上述した
P型不純物による悪影響を皆無とすることができる。
したがって、本発明は、N型エピタキシャル層の不純物
濃度を設計ルールにしたがって可及的に小さくでき、高
耐圧のNPN)ランジスタを含むICを形成することが
できる。
濃度を設計ルールにしたがって可及的に小さくでき、高
耐圧のNPN)ランジスタを含むICを形成することが
できる。
さらに、本発明は上述した理由により、コレクタ直列抵
抗rscの増大およびIC−VCE特性のオツドキンク
不良は、消滅し、高耐圧でしかも電気的特性(たとえば
大電流領域でのhFE特性等)の良好なものを得るここ
ができる。
抗rscの増大およびIC−VCE特性のオツドキンク
不良は、消滅し、高耐圧でしかも電気的特性(たとえば
大電流領域でのhFE特性等)の良好なものを得るここ
ができる。
本発明は上述した実施例に限定されることなく、種々の
態様の半導体装置の製造方法に適用できる。
態様の半導体装置の製造方法に適用できる。
第1図は従来のICの概略断面図、第2図は従来のIC
に含まれるNPN)ランジスタのIC−Vce特性を示
す図、第3図a−fは本発明の一実施例を示す概略断面
図、第4図は本発明0一実施例であるICに含まれるN
PN)ランジスタの各領域の不純物濃度分布を示す図で
ある。 1・・・・・・P型シリコン基板、2・・・・・・二酸
化シリコン膜、3・・・・・・N十型埋込層、D・・・
・・・リンネ鈍物、3D・・・・・・N型領域、4・・
・・・・N型エピタキγヤル層、5・・・・・・二酸化
シリコン膜、6・・・・・・P十型分離層、7・・・・
・・P型ベース領域、8・・・・・・N十型エミッタ領
域、9・・・・・・N十型コレクタ電極引き出し用領域
、A・・・・・・P型不純物分布、B・・・・・・ぺ・
スミ極、C・・・・・・・コレクタ電極、E・・・・・
・エミッタ電極。
に含まれるNPN)ランジスタのIC−Vce特性を示
す図、第3図a−fは本発明の一実施例を示す概略断面
図、第4図は本発明0一実施例であるICに含まれるN
PN)ランジスタの各領域の不純物濃度分布を示す図で
ある。 1・・・・・・P型シリコン基板、2・・・・・・二酸
化シリコン膜、3・・・・・・N十型埋込層、D・・・
・・・リンネ鈍物、3D・・・・・・N型領域、4・・
・・・・N型エピタキγヤル層、5・・・・・・二酸化
シリコン膜、6・・・・・・P十型分離層、7・・・・
・・P型ベース領域、8・・・・・・N十型エミッタ領
域、9・・・・・・N十型コレクタ電極引き出し用領域
、A・・・・・・P型不純物分布、B・・・・・・ぺ・
スミ極、C・・・・・・・コレクタ電極、E・・・・・
・エミッタ電極。
Claims (1)
- 【特許請求の範囲】 1 第1導電型半導体基板の表面部分に第2導電型の第
1の不純物と上記第1の不純物よりも拡散速度の大きい
第2導電型の第2の不純物とを導入することによって第
2導電型埋込層を形成し、上記埋込層上を含む上記半導
体基板上に第2導電型。 エピタキシャル層を形成し、次いで上記埋込層上の上記
エピタキシャル層に第1導電型半導体領域を形成し、上
記第1導電型半導体領域に第2導電型半導体領域を形成
することによって上記エピタキシャル層と上記第2導電
型半導体領域とではさまれだ上記第1導電型半導体領域
をペース領域とするトランジスタを形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49124416A JPS5811743B2 (ja) | 1974-10-30 | 1974-10-30 | ハンドウタイソウチノ セイゾウホウホウ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP49124416A JPS5811743B2 (ja) | 1974-10-30 | 1974-10-30 | ハンドウタイソウチノ セイゾウホウホウ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5150681A JPS5150681A (en) | 1976-05-04 |
JPS5811743B2 true JPS5811743B2 (ja) | 1983-03-04 |
Family
ID=14884924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP49124416A Expired JPS5811743B2 (ja) | 1974-10-30 | 1974-10-30 | ハンドウタイソウチノ セイゾウホウホウ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5811743B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5641946Y2 (ja) * | 1977-06-10 | 1981-10-01 | ||
JPS5749249A (en) * | 1980-09-09 | 1982-03-23 | Nec Corp | Semiconductor integrated circuit device |
JPS5785243A (en) * | 1980-11-17 | 1982-05-27 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS57106047A (en) * | 1980-12-23 | 1982-07-01 | Sony Corp | Manufacture of semiconductor integrated circuit device |
JPS62162325A (ja) * | 1986-01-13 | 1987-07-18 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPS62198120A (ja) * | 1986-02-25 | 1987-09-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JPS63273314A (ja) * | 1987-04-30 | 1988-11-10 | Nec Corp | 拡散ウェルの形成方法 |
-
1974
- 1974-10-30 JP JP49124416A patent/JPS5811743B2/ja not_active Expired
Non-Patent Citations (1)
Title |
---|
IEEE TRANSACTIONS ON ELECTRON DEVICES#N7=1967 * |
Also Published As
Publication number | Publication date |
---|---|
JPS5150681A (en) | 1976-05-04 |
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