JPS58140137A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58140137A JPS58140137A JP2320582A JP2320582A JPS58140137A JP S58140137 A JPS58140137 A JP S58140137A JP 2320582 A JP2320582 A JP 2320582A JP 2320582 A JP2320582 A JP 2320582A JP S58140137 A JPS58140137 A JP S58140137A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- grooves
- region
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
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- Crystallography & Structural Chemistry (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
半導体菓槓回路、特にバイポーラ型トランジスターの素
子間分離の方法として誘電体分離技術が知られている。
子間分離の方法として誘電体分離技術が知られている。
この方法では、従来のｐｎ分離技術に比べ絶縁容蓋の低
減、高耐圧化等が可能である。しかし、誘１体分離技術
を用いても該半導体基板電位を最低電位に保つ為には、
何らかの方法を用いて骸基板とオーミ、りな接触を必要
とする。
減、高耐圧化等が可能である。しかし、誘１体分離技術
を用いても該半導体基板電位を最低電位に保つ為には、
何らかの方法を用いて骸基板とオーミ、りな接触を必要
とする。
本発明の主要な目的は、その方法を提供することである
。
。
また本発明の第２の目的は、該溝を埋め該基板表面を平
担化することである。
担化することである。
す々わち本発明の％徴は、第１め導を型の半導体基板、
該半導体基板の表面上に設けられた低抵抗の第２の導電
型の半導体層、該半導体層の表面上に設けられた第２の
導ｔｒｇ！のエピタキシャル成長層からなる半導体基板
において、前記低抵抗層及びエピタキシャル層を少なく
とも１個の領域に分離せしめるような前記第１の導１１
型の半導体基板布達する溝を有し、少なくとも核壽の側
面が誘電体によシ徨われている誘電体分離半導体集積回
路であって、該擲を不純物添加多結晶半導体にょシ埋め
られている半導体装置にある。
該半導体基板の表面上に設けられた低抵抗の第２の導電
型の半導体層、該半導体層の表面上に設けられた第２の
導ｔｒｇ！のエピタキシャル成長層からなる半導体基板
において、前記低抵抗層及びエピタキシャル層を少なく
とも１個の領域に分離せしめるような前記第１の導１１
型の半導体基板布達する溝を有し、少なくとも核壽の側
面が誘電体によシ徨われている誘電体分離半導体集積回
路であって、該擲を不純物添加多結晶半導体にょシ埋め
られている半導体装置にある。
次に本発明の詳細な説明に先たち、従来の方法の簡単な
説明を図を用いて行なう。第１図は、半導体基＊（例え
ばｐ型）１に埋込みコレクタ領域（例えば高濃度を素領
域）２をトランジスタ領域Ａの部分のみに設け、該基板
１全面にｎエピタキシャルＦＷＩ３を成長させ、次に各
素子を分離するために＃基板に届ぐ迄十分に１工ピタキ
シヤル層３をエツチング除去する。しかる後、各溝の底
部に反転防止の為のチャンネルスト、バール領域４を設
け、清表面をシリコン酸化膜６及びシリコン窒化膜７に
よ）ａい、各溝を無添加多結晶シリコン８で埋め、該多
結晶シリコン８０表面を酸化し、シリコン酸化膜８を形
成する。以上にょシ、各累子関の絶縁分離は完了する。
説明を図を用いて行なう。第１図は、半導体基＊（例え
ばｐ型）１に埋込みコレクタ領域（例えば高濃度を素領
域）２をトランジスタ領域Ａの部分のみに設け、該基板
１全面にｎエピタキシャルＦＷＩ３を成長させ、次に各
素子を分離するために＃基板に届ぐ迄十分に１工ピタキ
シヤル層３をエツチング除去する。しかる後、各溝の底
部に反転防止の為のチャンネルスト、バール領域４を設
け、清表面をシリコン酸化膜６及びシリコン窒化膜７に
よ）ａい、各溝を無添加多結晶シリコン８で埋め、該多
結晶シリコン８０表面を酸化し、シリコン酸化膜８を形
成する。以上にょシ、各累子関の絶縁分離は完了する。
しかし、第１図で示される装置では、該半導体基板ｌを
最低電位に保つ為に％領域Ｂがオーミックに該基板と接
触していなけれはならない。ところが、同図において、
例えばｐ型基板に対してｎ！ｌＩｌエピタキシャル層を
成長すゐ為、オーミ、り接触を得る為には、何らかの方
法で領域Ｂを該基板と同導電型にしなくてはならない。
最低電位に保つ為に％領域Ｂがオーミックに該基板と接
触していなけれはならない。ところが、同図において、
例えばｐ型基板に対してｎ！ｌＩｌエピタキシャル層を
成長すゐ為、オーミ、り接触を得る為には、何らかの方
法で領域Ｂを該基板と同導電型にしなくてはならない。
第２図に、領域Ｂのみ拡散あるいはイオン注入によ桓ｉ
基板１と同導電型（前記例では、ｐｍりＫした場合を示
す。しかし、このようにエピタキシャル層に不純物をド
ープする為には、拡散においては高温・長時間処理が必
要であ夛、またイオン注入においては高エネルギー・高
ドーズが必要となる。このことは、前者においては埋込
みコレクター２の不純物の再分布によるトランジスター
のＣ−Ｂ耐圧の低下を招く。あるいは、後者においては
プロセス上または装置上の制約を多く受は簡便な方法と
は言えない。尚、菖２図において第１図と同じ機能のと
ころは同じ符号で示している。
基板１と同導電型（前記例では、ｐｍりＫした場合を示
す。しかし、このようにエピタキシャル層に不純物をド
ープする為には、拡散においては高温・長時間処理が必
要であ夛、またイオン注入においては高エネルギー・高
ドーズが必要となる。このことは、前者においては埋込
みコレクター２の不純物の再分布によるトランジスター
のＣ−Ｂ耐圧の低下を招く。あるいは、後者においては
プロセス上または装置上の制約を多く受は簡便な方法と
は言えない。尚、菖２図において第１図と同じ機能のと
ころは同じ符号で示している。
本発明の主たる目的は前述の問題点を解決すべく方法を
提供するものであり、その主たる％徴は、不純物の拡散
定数が単結晶半導体よシ非常に大きな多結晶半導体（特
に、本実施例においては多結晶シリコン）を用いること
である。
提供するものであり、その主たる％徴は、不純物の拡散
定数が単結晶半導体よシ非常に大きな多結晶半導体（特
に、本実施例においては多結晶シリコン）を用いること
である。
以下、本発明の夾Ｍ例を崗を用いて詳細に説明する。＃
！３図は、ｐ型半導体基板１（以下、本実施例において
はシリ゛；、ン・基、板を用いる）全面に埋込みコレク
タ用のｔ索、を拡散し、低抵抗の埋込みコレクタ２を形
成す７＞。次１１ｃ堀込みコレクタ２を有する。該基板
ｌ上に、ｎ−エピタキシャルＭｉ３を所定Ｊ［Ｊ−させ
、その上にシリコン窒化膜７を成長させる。次に＃！４
図で示すように、素子間分離の為、シリコン霊化膜７、
エピタキシャル層３埋込みコレクタ２及び該基板ｌの部
ｔ−順次反応性イオンエ、チングにより除去し、分離溝
を設ける。次に反転防止用のチャンネルスト、パーとし
て、ボロンをイオン注入によシ全？ｉＫ注入する。この
時、分離溝をパターニングする為のマスク剤がそのまま
、イオン注入のマスク剤として用いられ、該擲の底部の
みに自己整合的に注入される。次に該溝の髄内及び底面
を酸化し、シリコン酸化膜６を形成し、続いてシリコン
窒化膜７を全面に成長させる。その状態は第５図に示さ
れている。次に第６図に示すように領域Ｂの底部のシリ
コン窒化膜７を反応性イオンエツチングによシ除去し、
続いてシリコン酸化膜６を弗酸にょシ除去し、該基板１
を無出させる・次に第７図に示すように全面に無添加多
結晶シリコン８を成長させ＃擲を十分に埋める０次に第
８図に示すように、該多結晶シリコン８を７オトレジス
トを用いる平担化プロセｘを用いて除去し、該溝のみを
埋めるようＫする。そして、全面にパターニングなしで
ボロンを拡散させ、ボロン添加多結晶シリコン９０表面
を酸化し、シリコン酸化膜６を形成する。このボロン拡
散は多結晶シリコンを通して行々ゎれる為、非常に拡散
定数は大きく容易に拡散され鉄基板１に簡単に到達する
ことができる。その最終の様子は第８図に示されている
。
！３図は、ｐ型半導体基板１（以下、本実施例において
はシリ゛；、ン・基、板を用いる）全面に埋込みコレク
タ用のｔ索、を拡散し、低抵抗の埋込みコレクタ２を形
成す７＞。次１１ｃ堀込みコレクタ２を有する。該基板
ｌ上に、ｎ−エピタキシャルＭｉ３を所定Ｊ［Ｊ−させ
、その上にシリコン窒化膜７を成長させる。次に＃！４
図で示すように、素子間分離の為、シリコン霊化膜７、
エピタキシャル層３埋込みコレクタ２及び該基板ｌの部
ｔ−順次反応性イオンエ、チングにより除去し、分離溝
を設ける。次に反転防止用のチャンネルスト、パーとし
て、ボロンをイオン注入によシ全？ｉＫ注入する。この
時、分離溝をパターニングする為のマスク剤がそのまま
、イオン注入のマスク剤として用いられ、該擲の底部の
みに自己整合的に注入される。次に該溝の髄内及び底面
を酸化し、シリコン酸化膜６を形成し、続いてシリコン
窒化膜７を全面に成長させる。その状態は第５図に示さ
れている。次に第６図に示すように領域Ｂの底部のシリ
コン窒化膜７を反応性イオンエツチングによシ除去し、
続いてシリコン酸化膜６を弗酸にょシ除去し、該基板１
を無出させる・次に第７図に示すように全面に無添加多
結晶シリコン８を成長させ＃擲を十分に埋める０次に第
８図に示すように、該多結晶シリコン８を７オトレジス
トを用いる平担化プロセｘを用いて除去し、該溝のみを
埋めるようＫする。そして、全面にパターニングなしで
ボロンを拡散させ、ボロン添加多結晶シリコン９０表面
を酸化し、シリコン酸化膜６を形成する。このボロン拡
散は多結晶シリコンを通して行々ゎれる為、非常に拡散
定数は大きく容易に拡散され鉄基板１に簡単に到達する
ことができる。その最終の様子は第８図に示されている
。
以上の方法によシ分離された各素子１１ｍＡ内には、ト
ランジスタあるいは抵抗が形成され、領域Ｂは該基板ｌ
ｔ＊低−位に取る為の電極が形成されることになる。本
発明の方法を用いれば、前記の電位が容易に取れ、また
、埋込みコレクタ領域の形成も簡単になシ、エピタキシ
ャル成長前工程がＳ隼になる。
ランジスタあるいは抵抗が形成され、領域Ｂは該基板ｌ
ｔ＊低−位に取る為の電極が形成されることになる。本
発明の方法を用いれば、前記の電位が容易に取れ、また
、埋込みコレクタ領域の形成も簡単になシ、エピタキシ
ャル成長前工程がＳ隼になる。
第１−および第２図は、従来技術の半導体装筒を示す断
面図、第３図から第８図鑑は本発明の実施例の半導体装
筒の製造を工程順に素子間分離工＠４までの断面図を示
したものである。 尚、図において、１・・・・・・ｐ型半導体基板（シリ
コン基板）、２・・・・・・ｎ型埋込みコレクタ勉、３
・・・・・・ｎ−型エピタキシャル層、４・・・・・・
ｐ 型チャンネルストッパー、５・・・・・・ｐ型ボロ
ン拡散層ｓ ６・・・・・・シリコン酸化膜、７・・・
・・・シリコン窒化膜、８・・・・・・無添加多結晶シ
リコン、９・・・・・・ボロン添加多結晶シリコン、Ａ
・・・・・・トランジスタ及び抵抗形成領域、Ｂ・・・
・・・最低−位取り出し領域である。 第１閉 第２閉 第３口 ！ 第４（！ｌ 第５ｒＸＵ 第 ６ 菌 第８閉
面図、第３図から第８図鑑は本発明の実施例の半導体装
筒の製造を工程順に素子間分離工＠４までの断面図を示
したものである。 尚、図において、１・・・・・・ｐ型半導体基板（シリ
コン基板）、２・・・・・・ｎ型埋込みコレクタ勉、３
・・・・・・ｎ−型エピタキシャル層、４・・・・・・
ｐ 型チャンネルストッパー、５・・・・・・ｐ型ボロ
ン拡散層ｓ ６・・・・・・シリコン酸化膜、７・・・
・・・シリコン窒化膜、８・・・・・・無添加多結晶シ
リコン、９・・・・・・ボロン添加多結晶シリコン、Ａ
・・・・・・トランジスタ及び抵抗形成領域、Ｂ・・・
・・・最低−位取り出し領域である。 第１閉 第２閉 第３口 ！ 第４（！ｌ 第５ｒＸＵ 第 ６ 菌 第８閉
Claims (1)
- 第１の導ｌｌ型の半導体基板、該半導体基板の表面上に
設けられた低抵抗の第２の導電型の半導体層の表面上に
設けられた第２の専１Ｍ型のエピタキシャル成長層から
なる半導体基板において％前記低抵抗層及びエピタキシ
ャル層を少なくとも１個の領域に分離せしめるような前
記第１の導１１型の半導体基板布達する湊を有し、少な
くとも該擲の側面が誘電体によシ櫃われているＷｓ電体
分離半導体菓槍回路であって、該溝を不純物添加多結晶
半導体により埋められていることを％徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320582A JPS58140137A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320582A JPS58140137A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58140137A true JPS58140137A (ja) | 1983-08-19 |
Family
ID=12104158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320582A Pending JPS58140137A (ja) | 1982-02-16 | 1982-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140137A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4546538A (en) * | 1983-09-05 | 1985-10-15 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor integrated circuit devices having dielectric isolation regions |
| JPS6113643A (ja) * | 1984-06-25 | 1986-01-21 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | アイソレーション構造の形成方法 |
| US4680614A (en) * | 1984-06-25 | 1987-07-14 | Beyer Klaus D | Planar void free isolation structure |
| US4766090A (en) * | 1986-04-21 | 1988-08-23 | American Telephone And Telegraph Company, At&T Bell Laboratories | Methods for fabricating latchup-preventing CMOS device |
| US4853344A (en) * | 1988-08-12 | 1989-08-01 | Advanced Micro Devices, Inc. | Method of integrated circuit isolation oxidizing walls of isolation slot, growing expitaxial layer over isolation slot, and oxidizing epitaxial layer over isolation slot |
| US4876214A (en) * | 1988-06-02 | 1989-10-24 | Tektronix, Inc. | Method for fabricating an isolation region in a semiconductor substrate |
| US5440166A (en) * | 1991-10-31 | 1995-08-08 | Sgs-Thomson Microelectronics, Inc. | Planarized isolation structure for CMOS devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5562733A (en) * | 1978-11-03 | 1980-05-12 | Ibm | Method of forming narrow region on silicon substrate |
| JPS56137647A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor and its manufacture |
-
1982
- 1982-02-16 JP JP2320582A patent/JPS58140137A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
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| JPH0344417B2 (ja) * | 1984-06-25 | 1991-07-05 | Intaanashonaru Bijinesu Mashiinzu Corp | |
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