JPH0344417B2 - - Google Patents

Info

Publication number
JPH0344417B2
JPH0344417B2 JP60064031A JP6403185A JPH0344417B2 JP H0344417 B2 JPH0344417 B2 JP H0344417B2 JP 60064031 A JP60064031 A JP 60064031A JP 6403185 A JP6403185 A JP 6403185A JP H0344417 B2 JPH0344417 B2 JP H0344417B2
Authority
JP
Japan
Prior art keywords
trench
layer
silicon
epitaxial
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60064031A
Other languages
English (en)
Other versions
JPS6113643A (ja
Inventor
Dei Beiyaa Kurausu
Jei Shirubesutori Bikutaa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS6113643A publication Critical patent/JPS6113643A/ja
Publication of JPH0344417B2 publication Critical patent/JPH0344417B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743Making of internal connections, substrate contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639Preparation of substrate for selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/763Polycrystalline semiconductor regions
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/025Deposition multi-step
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/026Deposition thru hole in mask
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/05Etch and refill
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00Metal treatment
    • Y10S148/085Isolated-integrated

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は、半導体基板のトレンチを充填して、
基板内にボイド(孔)のないアイソレーシヨン・
パターンを形成する方法に関するものである。具
体的に言うと、エピタキシヤル半導体材料と多結
晶シリコン材料を含むアイソレーシヨンのパター
ンを半導体基板中に形成する方法および、それに
よつて得られる構造に関係するものである。 〔開示の概要〕 ボイド(孔)のないアイソレーシヨン(分離)
された半導体基板が開示される。これは半導体本
体中に実質的に垂直な側壁を有するトレンチ
(溝)のパターンを持つている。アイソレーシヨ
ン・トレンチのパターンは、能動及び受動半導体
装置を含むであろう単結晶半導体材料の領域を分
離する。第1の絶縁層がトレンチの側壁上に設け
られる。トレンチの基部又は底は単結晶半導体に
通じている。トレンチの基部から延びたエピタキ
シヤル層が、トレンチの上表面から次式により大
よそ表されるレベルまでトレンチ・パターンを埋
める。 y=0.34x ここで、yはエピタキシヤル層とトレンチ上表
面の間の間隔であり、xはトレンチ幅である。ト
レンチ幅の好ましい範囲は約10マイクロメータま
たはそれ以下である。多結晶シリコン層がエピタ
キシヤル層上のトレンチ・パターンの追加部分を
埋める。第2の絶縁層がトレンチ内の多結晶シリ
コン層上に置かれて周囲からトレンチ・パターン
をアイソレーシヨンする。密なエピタキシヤル単
結晶半導体がトレンチ・パターン内のボイドの生
成を防止する。エピタキシヤル層上の多結晶シリ
コン層が、エピタキシヤル半導体成長構造の表面
の好ましくない鋭どく開いた結晶面を完全に覆
う。 〔従来技術および発明が解決しようとする問題
点〕 モノリシツク集積回路技術では、通常は集積回
路構造内で能動素子と受動素子を互いにアイソレ
ーシヨン(分離)することが必要である。これら
の装置は、PN接合の逆バイアシング、部分誘電
体分離、または完全誘電体分離によつてアイソレ
ーシヨンされてきた。使用される誘電体材料は、
二酸化ケイ素などであつた。これらの能動装置お
よび受動装置に対する好ましいアイソレーシヨン
は、何らかの形の誘電体分離である。誘電体分離
は、回路素子を分離部と接することができ、その
ため集積回路構成中の能動装置と受動装置の充填
密度がより大きくなるので、PN接合分離よりも
ずつと有利である。 誘電体分離の一つの形がH・B Poggeの米国
特許第4256514号に開示されている。Poggeは、
化学蒸着法などを使つて二酸化ケイ素や多結晶シ
リコンなどの絶縁材料をトレンチ(溝)のパター
ンに被着するという、深いトレンチ分離形成のた
めの分離再充填法について記載している。かかる
システムは、二酸化ケイ素、多結晶シリコンなど
を反応性化学種から気体状に形成し、そこから表
面やトレンチのパターンに被着する、均質気相反
応を含んでいる。この被着方法の問題点は、トレ
ンチ・パターン内、特にトレンチが互いに交差す
る所でボイドを形成する傾向があることである。
また、再充填被着では、構造的に欠陥のある材料
または緩くパツクされた材料が生成されることが
あるが、これは最良の集積回路のアイソレーシヨ
ン構造とはいえない。ボイドの存在とこの緩い構
造は、後で能動装置または受動装置領域として使
われるシリコン領域での欠陥形成を拡大する傾向
がある。 本発明と同じ出願人に譲渡された1982年6月30
日出願のL.M.Ephrath等の特許出願シリアル番号
第393997号には、トレンチのパターンがボイドの
ない多結晶シリコンまたはエピタキシヤルシリコ
ンで充填される、別の誘電体アイソレーシヨンの
方法とそれによつて得られる構造が記載されてい
る。Ephrath等は、核形成材料がその上についた
または、ついていない絶縁材料から構成される側
壁を利用している。トレンチ・パターンの底面
は、シリコンなどの単結晶半導体本体がむき出し
になつている。次に、エピタキシヤル・シリコン
を底面開口から単結晶シリコンへとまた核形成材
料を含む側壁表面から垂直に成長させる。このエ
ピタキシヤル成長の結果、ボイドのない構造がで
きるが、絶縁側壁の頂部付近には、第7図からわ
かるように鋭い溝ができる。第7図では絶縁側壁
は二酸化ケイ素層1と窒化ケイ素層2であり、核
形成材料は使われていない。エピタキシヤル層充
填物3が基板4から成長している。このエピタキ
シヤル層と基板は、典型的な場合単結晶シリコン
である。これは、N・Endo等の“Novel Device
Isolation Technology with Selective
Epitaxial Growth”IEDM Tech.Digest p.241、
San Francisco Meeting Dec.13−15、1982にも
示されている。例えば多結晶シリコンの核形成層
5を絶縁側壁1.2の上に使用すると、第8図のよ
うに、小さなエピタキシヤル層充填物6と大部分
が多結晶性の半導体層7ができる。通常は構造中
の特にトレンチの深さが3〜6マイクロメートル
以上の所にボイド8が形成される。 〔問題点を解決するための手段〕 半導体本体内に側面がほぼ垂直なトレンチのパ
ターンを含む、ボイドのないアイソレーシヨンさ
れた半導体基板について記載する。アイソレーシ
ヨン・トレンチ・パターンが単結晶性半導体材料
の能動および受動半導体装置を含む領域を分離し
ている。第1の絶縁層は、トレンチの側壁にあ
る。トレンチの基部ないし底面は、単結晶性半導
体本体がむき出しになつている。トレンチの基部
から伸びるエピタキシヤル層が、トレンチ・パタ
ーンをトレンチの上面から次式によつてほぼ決ま
るレベルまで充填する。 y=0.34x ただし、yはエピタキシヤル層から頂面までの
間隔、xはトレンチの幅である。 好ましいトレンチ幅Xの範囲は、約10マイクロ
メートルまたはそれ以下である。多結晶シリコン
層が、エピタキシヤル層の上面より上のトレンチ
パターンの追加部分を充填する。第2の絶縁層
は、トレンチ内の多結晶シリコン層上にあり、ト
レンチ・パターンを周囲から絶縁している。エピ
タキシヤル・シリコン充填物より上の側壁とエピ
タキシヤル・シリコン上部にも、多結晶シリコン
核形成層を配置して、トレンチパターン中で多結
晶シリコン層を高密度で一様に成長させることが
できる。これが、トレンチ・パターン内でのボイ
ド形成を防止する、高密度のエピタキシヤル単結
晶性半導体である。エピタキシヤル層より上の多
結晶シリコン層が、エピタキシヤル半導体成長構
造の頂部の望ましくない鋭い結晶面のある構造を
完全に覆つている。 単結晶シリコンなどの半導体本体にボイドのな
いアイソレーシヨン・パターン構造を形成する方
法は、まず絶縁層側壁を備え、底面が単結晶シリ
コン本体がむき出しになつた、側面がほぼ垂直な
トレンチ・パターンを形成する。トレンチに単結
晶シリコン底面から単結晶シリコンをエピタキシ
ヤル成長させて、次式によつてほぼ決まるレベル
まで高密度のボイドのないトレンチ構造を形成す
る。 Y=0.34X ただし、Yはエピタキシヤル層から頂面までの
間隔、Xはトレンチの幅である。エピタキシヤル
成長層の上面は、絶縁層側壁を備えた、鋭い溝ま
たは結晶面のある望ましくない構造となる。トレ
ンチ表面に多結晶シリコンを形成して、この望ま
しくない鋭い結晶面のある構造を完全に覆う。ト
レンチ・パターンより上の領域から既知のプレー
ナ技術によつて多結晶シリコン層を取り除く。二
酸化ケイ素などの不働態層を使つて、トレンチ・
パターンを周囲からアイソレーシヨンすることが
できる。これは、多結晶シリコンを適当な温度で
熱酸化して、トレンチ・パターンの多結晶シリコ
ン層上に二酸化ケイ素層を形成することによつて
実現できる。 〔実施例〕 ここで具体的に第1図を参照すると、P導電型
半導体本体12が示されている。この半導体本体
は、典型的な場合結晶学的に<100>方向に配列
したシリコンであり、抵抗率が1〜20オーム・cm
のオーダーである。通常のリソグラフイー技術と
エツチング技術を利用して、サブコレクタ拡散工
程用のマスクを形成する。次に通常の方法でn型
不純物を拡散させて、表面濃度が典型的な場合5
×1020原子/c.c.の領域を形成する。n型不純物
は、例えばヒ素またはアンチモンでもよい。次に
この構造を熱酸化して、その上に二酸化ケイ素層
を形成する。二酸化ケイ素の形成と同時に、n型
不純物は半導体本体中深くに押し込まれる。
NPNトランジスタではなくPNPトランジスタを
形成したい場合は、当業者なら承知しているよう
に逆の導電型を使用する。 通常のエツチング技術によつて、シリコン本体
表面の二酸化ケイ素層を取り除く。次にシリコン
本体をエピタキシヤル成長槽に入れて、シリコン
本体の主要表面にN+拡散を伴う単結晶シリコン
層を成長させる。この成長は、Sicl4/H2
SiH2cl2/H2、SiH4/H2混合物を使用するなど
通常の方法で約1000℃〜1200℃の成長温度で行な
う。エピタキシヤル層の厚さは、典型的な場合
1.5マイクロメートルであるが、0.5〜5マイクロ
メートルの範囲とすることができる。エピタキシ
ヤル成長の間、エピタキシヤル層を、典型的な場
合2×1016原子/c.c.の低濃度のn型不純物でドー
プするエピタキシヤル成長中にN+領域がエピタ
キシヤル層に拡散して、第1図のような最終的
N+領域14を完全に形成する。エピタキシヤル
層16の残りの部分は、N-ドープされる。領域
14は、当業者なら承知しているように、NPN
トランジスタのサブコレクタとして接続される。 湿潤または乾燥酸素雰囲気中で温度約970℃で
の熱成長または化学蒸着の通常のどちらかの方法
によつて二酸化ケイ素層20を形成する。その上
に典型的な場合化学蒸着によつて窒素ケイ素層2
2を形成する。窒化ケイ素層22の上に第2の二
酸化ケイ素層24を化学蒸着によつて形成する。
層24の上にはレジスト層(図示せず)を被着す
る。 次に、通常のリソグラフイー技術を使つて、こ
の層をマスクにし、望みのアイソレーシヨン・ト
レンチ・パターンの開口を設けるようにする。通
常の化学エツチング、反応性イオン・エツチング
またはプラズマ・エツチング法を用いて、層2
0,22,24をレジスト層の開口の所で単結晶
シリコン基板までエツチングする。 このとき、層24の表面からレジスト層を取り
除くと、基板は、層20,22,24をトレンチ
形成用マスクとして利用できる状態にある。この
工程は、トレンチに対してほぼ垂直な側壁を生成
する異方性反応性イオン・エツチング(RIE)を
使つて実施しなければならない。バイポーラ装置
のアイソレーシヨンの場合のトレンチの深さは、
少くとも3、できれば4〜7とする。RIEによる
トレンチ形成の適切な一例は、四フツ化炭素
(CF4)ガスの使用である。他の適当なガスの例
には、ccl4−Arとcl2−Arがある。RIEの詳細は、
本発明と同じ出願人に譲渡された1978年11月13日
出願のJ.M.Harvilchuck等の同時係属特許出願シ
リアル番号第960322号(現在廃棄された1975年8
月8日出願の特許出願シリアル番号第822775号J.
A.Bondur等の米国特許第4104086号の継続)に
記載されている。 例えば二酸化ケイ素の絶縁層28は、できれば
湿度970℃の水蒸気中でのトレンチ表面の熱酸化
によつて形成するとよい。二酸化ケイ素層28
は、化学蒸着によつて形成することもできるが、
その場合は被着された二酸化ケイ素を層の表面か
ら除去することが必要になる。二酸化ケイ素層2
8の望ましい層厚は、できれば30〜100ナノメー
トルとするのがよい。また、この二酸化ケイ素層
28の表面に窒化ケイ素層30を形成して、側壁
の絶縁特性を改善することが望ましい。この窒化
ケイ素層は、通常の化学蒸着法で被着することが
できる。この窒化物の厚さは、欠陥の形成を防止
するために、約30〜100ナノメートルの間にすべ
きである。できれば、後の部分エピタキシヤル再
充填ステツプ用として窒化ケイ素層の上に追加的
二酸化ケイ素層31を被着することが望ましい。
この二酸化ケイ素層31は、50〜500ナノメート
ルの薄さにすることができる。これはTEOSなど
の反応体を使つてLPCVD技術で被着することが
できる。 反応性イオン・エツチングによつてトレンチ・
パターンの基部から層28,30,31を除去す
る。この工程の結果を第1図に示す。 次に、単結晶性半導体材料、典型的な場合には
シリコンを、トレンチの単結晶性半導体底面から
トレンチ・パターンにエピタキシヤル成長させ
る。シリコンを成長させる方法は、気固反応系ま
たは不均一反応系による。不均一反応系は、水
素、ケイ素、塩素を含むことが望ましい。特に望
ましい系は、上記の相互参照特許出願に記載され
ているように、Sicl4、H2、P+ドーパントB2H6
を含むガスにHcl注入を組み合せたものである。
エピタキシヤル成長トレンチ充填工程は、充分に
迅速なトレンチ充填を行なうために、約900℃〜
1100℃の温度、できれば1000℃で実施する。好ま
しい速度は、毎分0.07〜0.2Mmである。トレン
チ・アイソレーシヨンのバイポーラ・パターンを
形成する場合には、トレンチがかなり深いため
に、それが極めて好ましい。抵抗率が約0.1〜
0.0006ohm−cmのエピタキシヤル充填材料をもた
らすための、B2H6などのドーパント濃度は、約
5×1717〜5×1020である。次にこの構造を加熱
すると、基板にP+領域42が生成される。これ
は絶縁構造の一部分を形成することになる。同じ
集積回路基板のトレンチ幅は、例えば1〜300マ
イクロメートルと様々である。実験によると、エ
ピタキシヤル・シリコンの再充填レベルは、この
範囲のトレンチ幅では大きな変化はないことがわ
かつており、実験の最大偏差は約±10%である。
この系を用いた再充填はボイドを含まず、配向度
の高い単結晶成長を示す成長頂面を示した。 エピタキシヤル層はトレンチ・パターンの基部
から、トレンチ・パターンの頂部から約0.3〜4
マイクロメートル以上の所まで伸びている。トレ
ンチ幅が約1マイクロメートルのときは0.34、ト
レンチ幅が約10マイクロメートルのときは3.4で
ある。方程式y=0.34xが適用される。ただしy
はエピタキシヤル層から頂面までの間隔、xはト
レンチ幅である。好ましいトレンチ幅の範囲は約
10マイクロメートル以下である。このトレンチの
エピタキシヤル充填の高さは、次に多結晶シリコ
ン充填材料を被着中にボイドが生じないように、
トレンチの断面積にもとづいて決定する。この問
題の要件と詳細については、次に第5図および第
6図を詳しく考察する際に検討する。トレンチの
深さは、トレンチのどの部分を最終的ポリシリコ
ン再充填のために残すべきかを判断する際に重要
な問題ではない。これは、以下で第6図に関連し
て説明する成長段階の性格によるものである。第
1図のように核形成層44を露出したエピタキシ
ヤル表面に被着して、エピタキシヤル層40の上
面、今露出しているトレンチ・パターンの側壁、
および層24の上面がこの核形成層44で覆われ
るようにする。所与の成長速度で表面からの均一
な成長をもたらすため、核形成層は多結晶シリコ
ンから構成されるものを使用することが望まし
い。次に多結晶シリコン層を表面24から除去す
るのに、次の化学的機械的研摩工程が有効となる
には、この均一な成長が得られることが非常に重
要である。この核形成層を設けるための好ましい
方法は、LPCVDシステムでSiH4を使つて650℃
でポリシリコンを100〜300ナノメートルの厚さに
被着することを伴うものである。好ましい量は
200ナノメートルである。 次のステツプは、第2図のように多結晶シリコ
ン層46を被着して、構造内にボイドを形成する
ことなしにトレンチ・パターンを完全に充填する
ことである。ここでPH=11.8に調節した3重量%
SiO2水性スラリーを使つて、ポリシリコン層4
6を化学的機械的に研摩する。研摩は、16psiで
所期の時間行なう。ポロマー研摩パツドを使つて
研摩すべきウエハを16psiで回転できるように押
しつけて、ポリシリコン層の盛り上つた部分を除
去させる。この工程の機構は、完全にはわかつて
いないが、ポリシリコンの表面がスラリーによつ
て加水分解され、SiO2スラリーと研摩パツドの
作用によつて研摩されるのは、このより軟かい物
質であると考えられている。 次にプラズマ・エツチングなどを利用して、結
晶シリコンの一部分をトレンチ・パターンから除
去して、第3図に示した構造を生成することがで
きる。ここで多結晶シリコン層46の熱酸化によ
つて二酸化ケイ素キヤツピング層を形成すること
ができる。その結果得られるキヤツピング層を、
第4図に層48として示してある。 第5図は、エピタキシヤル・シリコンによつて
部分的に充填されたトレンチの上にコンフオーマ
ル(同形)な多結晶シリコン層を形成する問題を
概略的に図示したものである。第6図は、時間を
変えた5図のポリシリコン再充填実験で観察され
た、再充填レベルとトレンチ幅の関係を示す曲線
である。詳細な実験は、下記の実験〜に示し
てある。シリコン基板に様々な幅のトレンチを形
成し、異なるレベルまで充填されるようにした。
トレンチと再充填の開裂断面の走査式電子顕微鏡
写真を撮つた。写真から測定を行なつて、第6図
と第表−第表に示したデータを得た。第6図
では、挿入図として後でもつと詳しく説明するデ
ータに添えて観察された再充填の重要な各成長段
階の概略図を示してある。 ポリシリコン再充填でボイドをなくすには、第
6図で定義されるようなコンフオーマルな成長体
制を逸脱しないことが重要である。この体制は、
曲線のデータと原点を通つて引いた直線50より
も下の部分を含む状態を含むものである。この直
線50は一次方程式y=0.34xで表現できる。た
だしyは最初のボイドが形成され得る「再充填レ
ベル」であり、xは「トレンチ幅」である。側壁
の成長がトレンチ底面で交わつて、初期尖点ない
し急勾配のV字形再充填を形成するときに、ボイ
ドが形成され得る。再充填速度は、この側壁面の
初期交点で急激に増大することが観察される。こ
の速度は第6図から、各データについて実現され
た再充填レベルを、図中に示されている実験と関
連する時間で割ることによつて得ることができ
る。第6図のグラフは曲線60=3.3分;曲線6
2=5分;曲線64=6.6分;曲線66=10分;
曲線68=15分である。ボイドが形成されるの
は、この最終閉鎖段階である。僅かだけ整合しな
い表面が交わつて合し、蒸着ガスがそれ以上近づ
くのを妨げるときに、ボイドができる。観察され
るボイドは、壁面の凹凸を形成するポリシリコン
微結晶のオーダー(約200ナノメートル以下)で
あり、尖点と整列した継目に沿つてランダムに生
じることが観察される。この尖点は、トレンチの
中心を走る。この凹部はトレンチの交差部と所与
の幅のトレンチにとつて対角線距離がより大きく
なる隅でより目立つことがある。 第6図に示されているような所与の幅のトレン
チが丁度充填されるレベルでは、トレンチの隅と
交差部は、充填不足となる。したがつて、必要な
充填レベルは、トレンチ形状の隅または交差部に
みられる最も幅広いトレンチ寸法をもとにして決
めるべきである。また、局部的非平面性を減らす
には、トレンチを少し過剰に充填することが望ま
しいこともわかつている。(尖点減少) コンフオーマル(同形)体制での成長の運動学
的特徴は、ポリシリコン核形成層44から垂直に
測つたポリシリコンの直線速度がほぼ一定であ
り、ポリシリコン再充填がコンフオーマル(同
形)で、トレンチの垂直面および水平面から測つ
た厚さが等しいことである。したがつて、コンフ
オーマル体制のままで所期の再充填レベルを実現
することが重要である。このコンフオーマル体制
のままでは、ボイドは形成されない。 第6図のデータを使つて、幅約1〜10マイクロ
メートルのトレンチでコンフオーマル(同形)成
長が起こる、トレンチの深さを決定する。ただ
し、同じウエハ上にもつと小さな幅のトレンチが
共存する場合、その中でもコンフオーマル(同
形)な成長が起こつているので、300マイクロメ
ートルまたはそれ以上などそれよりも大きな幅の
トレンチも含まれ得ることを理解すべきである。
かかる大きな幅のトレンチの側壁閉鎖は、より小
さなトレンチが充分に充填されるまで起こらず、
ボイドは形成されないはずである。 第5図は、問題とその解決方法、すなわち上記
のようなボイドのないエピタキシヤル・シリコン
でまず部分的に再充填する方法を示したものであ
り、初期尖点形成ならびに、続いて起こる付随的
な急速なボイドを取り込む再充填速度が回避され
るように、第6図から、ポリシリコンで充填され
る残りの部分が決定される。 第5図は、その他に下記第6図に示す例とデー
タの有用性を例示した表で論じられている測定値
と数量を概略的に定義している。 下記の例は、単に本発明を理解しやすくするた
めに含めたものであり、当業者なら本発明の精神
と範囲から外れることなく、変更を加えることが
できるはずである。 例 第表に示した幅をもつ一連のトレンチを形成
するためにセツトされたマスクを使つて、シリコ
ン基板上の二酸化ケイ素層を覆うフオトレジスト
層を露光させた。標準的なリソグラフイー技術と
エツチング技術を用いて、二酸化ケイ素層にこの
所期のパターンを形成した。CF4−H2の使用を伴
う反応性イオン・エツチング法を使つて、各トレ
ンチ幅について第表に示した幅のトレンチを形
成した。カリフオルニア州サンタ・クララの
Applied Materials社製のエピタキシヤル
AMC7000反応器を使つて、常圧で多結晶シリコ
ンを被着させた。まず、窒素ガスを次に水素ガス
を使つて、ウエハを入れた反応器から空気を追い
出した。反応器を1000℃の温度に加熱した。反応
性ガスSicl4とドーパントB2H6を、反応器に流し
込んだ。Sicl4流星は20psigのH2〜Sicl4で5lpm
(リツトル/分)(室温の気泡管)であり、B2H6
流星は60ppmのものが8.5lpmであつた。ポリシ
リコン被着速度は、約0.22マイクロメートル/分
であつた。0.003chm−cmの抵抗率が得られた。
再充填工程は5分間続けた。被着後に、反応器を
水素で次に窒素で浄化した。サンプルを異なる幅
のトレンチ・セツトに割つて、走査式電子顕微鏡
(SEM)法で再充填の断面図を得た。写真から測
定を行なつて、異々な幅のトレンチの再充填速度
を決定し、再充填の性質を決定した。これらの測
定値を第表に示す。 第例 第例と同じ方法を使つて、10分間再充填工程
を続けた。また、トレンチ幅とトレンチ深さは第
表に示すが、第例とは少し異なつている。こ
の過程の結果を第例のようにして測定した。 第例 第表に示したトレンチ幅とトレンチ深さを使
つて、第例の過程を繰り返し、15分間再充填工
程を続けた。その結果得られた充填構造を第例
のようにして測定し、結果を第表に示した。 第例 第表に示したトレンチ幅とトレンチ深さを使
つて、第例の工程を繰り返し、3.3分間再充填
工程を続けた。その結果得られた充填構造を第
例のようにして測定し、結果を第表に示した。 第例 第表に示したトレンチ幅とトレンチ深さを使
つて第例の工程を繰り返し、6.6分間再充填工
程を続けた。その結果得られた充填構造を第例
のようにして測定し、結果を第表に示した。
【表】
【表】
〔発明の効果〕
本発明の方法によればボイドのないアイソレー
シヨン分離を単結晶シリコン本体中に形成するこ
とができる。本発明の半導体装置はボイドのない
アイソレーシヨン分離を有するため高信頼性及び
高集積化を得ることができる。
【図面の簡単な説明】
第1図ないし第5図は、単結晶性半導体本体に
ボイドのない絶縁構造を形成するための本発明の
方法を示すものである。第6図は、ボイドを形成
させずに、トレンチ・パターンの頂部を多結晶シ
リコンで充填することの問題点と解決方法を示す
ものである。第7図は、半導体材料のエピタキシ
ヤル成長を利用して形成された、先行技術にもと
づく充填されたトレンチ構造を示すものである。
第8図は、多結晶シリコンを用いて充填された先
行技術にもとづくトレンチの図である。 28……二酸化ケイ素層、30……窒化ケイ素
層、31……二酸化ケイ素層、40……エピタキ
シヤル層、46……多結晶シリコン層。

Claims (1)

  1. 【特許請求の範囲】 1 単結晶シリコン基板中にアイソレーシヨン構
    造を形成する方法であつて、 絶縁層の側壁と単結晶シリコンの底面を有し側
    面が実質的に垂直なトレンチのパターンを前記単
    結晶シリコン基板に形成し、 前記トレンチ中で前記単結晶シリコンの底面か
    ら単結晶シリコンを、前記トレンチの開口端の位
    置から前記トレンチの幅の0.34倍下がつた位置の
    レベル以上の高いレベルまでエピタキシヤル成長
    させ、 前記トレンチを含む表面及び前記トレンチ中
    に、前記トレンチが充填されるまで多結晶シリコ
    ンを付着することを含むアイソレーシヨン構造の
    形成方法。
JP60064031A 1984-06-25 1985-03-29 アイソレーション構造の形成方法 Granted JPS6113643A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US624425 1984-06-25
US06/624,425 US4528047A (en) 1984-06-25 1984-06-25 Method for forming a void free isolation structure utilizing etch and refill techniques

Publications (2)

Publication Number Publication Date
JPS6113643A JPS6113643A (ja) 1986-01-21
JPH0344417B2 true JPH0344417B2 (ja) 1991-07-05

Family

ID=24501967

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60064031A Granted JPS6113643A (ja) 1984-06-25 1985-03-29 アイソレーション構造の形成方法

Country Status (4)

Country Link
US (1) US4528047A (ja)
EP (1) EP0166140B1 (ja)
JP (1) JPS6113643A (ja)
DE (1) DE3584739D1 (ja)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2104722B (en) * 1981-06-25 1985-04-24 Suwa Seikosha Kk Mos semiconductor device and method of manufacturing the same
JPS6083346A (ja) * 1983-10-14 1985-05-11 Hitachi Ltd 半導体集積回路装置
US4526631A (en) * 1984-06-25 1985-07-02 International Business Machines Corporation Method for forming a void free isolation pattern utilizing etch and refill techniques
US4689656A (en) * 1984-06-25 1987-08-25 International Business Machines Corporation Method for forming a void free isolation pattern and resulting structure
JPS6126261A (ja) * 1984-07-16 1986-02-05 Nippon Telegr & Teleph Corp <Ntt> 縦形mos電界効果トランジスタの製造方法
US4656497A (en) * 1984-11-01 1987-04-07 Ncr Corporation Trench isolation structures
US4631803A (en) * 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4983226A (en) * 1985-02-14 1991-01-08 Texas Instruments, Incorporated Defect free trench isolation devices and method of fabrication
US4626317A (en) * 1985-04-03 1986-12-02 Advanced Micro Devices, Inc. Method for planarizing an isolation slot in an integrated circuit structure
US4795679A (en) * 1985-05-22 1989-01-03 North American Philips Corporation Monocrystalline silicon layers on substrates
US4714520A (en) * 1985-07-25 1987-12-22 Advanced Micro Devices, Inc. Method for filling a trench in an integrated circuit structure without producing voids
EP0214512A3 (en) * 1985-09-05 1990-06-13 EASTMAN KODAK COMPANY (a New Jersey corporation) Expitaxially grown isolation device
JPS6281727A (ja) * 1985-10-05 1987-04-15 Fujitsu Ltd 埋込型素子分離溝の形成方法
US4711017A (en) * 1986-03-03 1987-12-08 Trw Inc. Formation of buried diffusion devices
US4767722A (en) * 1986-03-24 1988-08-30 Siliconix Incorporated Method for making planar vertical channel DMOS structures
JPH07105436B2 (ja) * 1986-07-18 1995-11-13 株式会社東芝 半導体装置の製造方法
US4980747A (en) * 1986-12-22 1990-12-25 Texas Instruments Inc. Deep trench isolation with surface contact to substrate
DE3752286T2 (de) * 1986-12-22 2000-01-13 Texas Instruments Inc In einem tiefen Graben formierte Isolation mit Kontakt an der Oberfläche des Substrates
US4835115A (en) * 1987-12-07 1989-05-30 Texas Instruments Incorporated Method for forming oxide-capped trench isolation
US4820653A (en) * 1988-02-12 1989-04-11 American Telephone And Telegraph Company Technique for fabricating complementary dielectrically isolated wafer
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
JPH0727974B2 (ja) * 1988-04-26 1995-03-29 三菱電機株式会社 半導体記憶装置の製造方法
US4876214A (en) * 1988-06-02 1989-10-24 Tektronix, Inc. Method for fabricating an isolation region in a semiconductor substrate
US4929996A (en) * 1988-06-29 1990-05-29 Texas Instruments Incorporated Trench bipolar transistor
US4926233A (en) * 1988-06-29 1990-05-15 Texas Instruments Incorporated Merged trench bipolar-CMOS transistor fabrication process
US4853344A (en) * 1988-08-12 1989-08-01 Advanced Micro Devices, Inc. Method of integrated circuit isolation oxidizing walls of isolation slot, growing expitaxial layer over isolation slot, and oxidizing epitaxial layer over isolation slot
US4994407A (en) * 1988-09-20 1991-02-19 Rockwell International Corporation Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming
US5008208A (en) * 1988-12-07 1991-04-16 Honeywell Inc. Method of making planarized, self-aligned bipolar integrated circuits
US5061653A (en) * 1989-02-22 1991-10-29 Texas Instruments Incorporated Trench isolation process
US5017999A (en) * 1989-06-30 1991-05-21 Honeywell Inc. Method for forming variable width isolation structures
US5234861A (en) * 1989-06-30 1993-08-10 Honeywell Inc. Method for forming variable width isolation structures
JPH0671073B2 (ja) * 1989-08-29 1994-09-07 株式会社東芝 半導体装置及びその製造方法
US5106777A (en) * 1989-09-27 1992-04-21 Texas Instruments Incorporated Trench isolation process with reduced topography
US5148257A (en) * 1989-12-20 1992-09-15 Nec Corporation Semiconductor device having u-groove
US5557131A (en) * 1992-10-19 1996-09-17 At&T Global Information Solutions Company Elevated emitter for double poly BICMOS devices
JPH07326664A (ja) * 1994-05-31 1995-12-12 Fuji Electric Co Ltd ウエハの誘電体分離溝の充填方法
US5693971A (en) 1994-07-14 1997-12-02 Micron Technology, Inc. Combined trench and field isolation structure for semiconductor devices
US5960300A (en) * 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
US5614054A (en) * 1994-12-22 1997-03-25 General Electric Company Process for removing a thermal barrier coating
US5723380A (en) * 1996-03-25 1998-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of approach to improve metal lithography and via-plug integration
US6333274B2 (en) 1998-03-31 2001-12-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device including a seamless shallow trench isolation step
EP1043770B1 (en) * 1999-04-09 2006-03-01 STMicroelectronics S.r.l. Formation of buried cavities in a monocrystalline semiconductor wafer and a wafer
KR20020056659A (ko) * 2000-12-29 2002-07-10 박종섭 반도체소자의 소자분리절연막 형성방법
KR20020083768A (ko) * 2001-04-30 2002-11-04 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20020084948A (ko) * 2001-05-03 2002-11-16 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US6436791B1 (en) 2001-06-14 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of manufacturing a very deep STI (shallow trench isolation)
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
DE10233208A1 (de) * 2002-07-22 2004-03-04 Infineon Technologies Ag Halbleiterbauelement mit Grabenisolierung sowie zugehöriges Herstellungsverfahren
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
JP2006506813A (ja) * 2002-11-12 2006-02-23 マイクロン テクノロジー インコーポレイテッド Cmosイメージセンサにおける暗電流を減少させる接地ゲート及び分離技術
KR20040055346A (ko) 2002-12-20 2004-06-26 아남반도체 주식회사 반도체 소자의 트렌치 형성 방법
US7279770B2 (en) 2004-08-26 2007-10-09 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
US7144779B2 (en) * 2004-09-01 2006-12-05 Micron Technology, Inc. Method of forming epitaxial silicon-comprising material
US7132355B2 (en) * 2004-09-01 2006-11-07 Micron Technology, Inc. Method of forming a layer comprising epitaxial silicon and a field effect transistor
US8673706B2 (en) * 2004-09-01 2014-03-18 Micron Technology, Inc. Methods of forming layers comprising epitaxial silicon
US7531395B2 (en) * 2004-09-01 2009-05-12 Micron Technology, Inc. Methods of forming a layer comprising epitaxial silicon, and methods of forming field effect transistors
US20090273102A1 (en) * 2005-10-06 2009-11-05 Syouji Nogami Semiconductor Substrate and Method for Manufacturing the Same
US7982284B2 (en) * 2006-06-28 2011-07-19 Infineon Technologies Ag Semiconductor component including an isolation structure and a contact to the substrate
US7989322B2 (en) 2007-02-07 2011-08-02 Micron Technology, Inc. Methods of forming transistors
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
CN102117763A (zh) * 2010-01-06 2011-07-06 上海华虹Nec电子有限公司 获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS566449A (en) * 1979-06-28 1981-01-23 Chiyou Lsi Gijutsu Kenkyu Kumiai Production of semiconductor device
JPS569333A (en) * 1979-07-03 1981-01-30 Daido Steel Co Ltd Positioner for material to be heated
JPS5666055A (en) * 1979-10-22 1981-06-04 Ibm Semiconductor array
JPS56137647A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor and its manufacture
JPS5898943A (ja) * 1981-12-09 1983-06-13 Nec Corp 半導体装置の製造方法
JPS58140137A (ja) * 1982-02-16 1983-08-19 Nec Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3661636A (en) * 1970-04-22 1972-05-09 Ibm Process for forming uniform and smooth surfaces
US3956033A (en) * 1974-01-03 1976-05-11 Motorola, Inc. Method of fabricating an integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector
US3969168A (en) * 1974-02-28 1976-07-13 Motorola, Inc. Method for filling grooves and moats used on semiconductor devices
US4104086A (en) * 1977-08-15 1978-08-01 International Business Machines Corporation Method for forming isolated regions of silicon utilizing reactive ion etching
US4256514A (en) * 1978-11-03 1981-03-17 International Business Machines Corporation Method for forming a narrow dimensioned region on a body
US4454647A (en) * 1981-08-27 1984-06-19 International Business Machines Corporation Isolation for high density integrated circuits
JPS5851533A (ja) * 1981-09-24 1983-03-26 Hitachi Ltd 半導体装置の製造方法
JPS58192346A (ja) * 1982-05-06 1983-11-09 Toshiba Corp 半導体装置の製造方法
US4473598A (en) * 1982-06-30 1984-09-25 International Business Machines Corporation Method of filling trenches with silicon and structures
US4526631A (en) * 1984-06-25 1985-07-02 International Business Machines Corporation Method for forming a void free isolation pattern utilizing etch and refill techniques

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS566449A (en) * 1979-06-28 1981-01-23 Chiyou Lsi Gijutsu Kenkyu Kumiai Production of semiconductor device
JPS569333A (en) * 1979-07-03 1981-01-30 Daido Steel Co Ltd Positioner for material to be heated
JPS5666055A (en) * 1979-10-22 1981-06-04 Ibm Semiconductor array
JPS56137647A (en) * 1980-03-31 1981-10-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor and its manufacture
JPS5898943A (ja) * 1981-12-09 1983-06-13 Nec Corp 半導体装置の製造方法
JPS58140137A (ja) * 1982-02-16 1983-08-19 Nec Corp 半導体装置

Also Published As

Publication number Publication date
DE3584739D1 (de) 1992-01-09
US4528047A (en) 1985-07-09
EP0166140A2 (en) 1986-01-02
EP0166140B1 (en) 1991-11-27
JPS6113643A (ja) 1986-01-21
EP0166140A3 (en) 1989-06-14

Similar Documents

Publication Publication Date Title
JPH0344417B2 (ja)
US4526631A (en) Method for forming a void free isolation pattern utilizing etch and refill techniques
US4274909A (en) Method for forming ultra fine deep dielectric isolation
US4758531A (en) Method of making defect free silicon islands using SEG
US4689656A (en) Method for forming a void free isolation pattern and resulting structure
US4473598A (en) Method of filling trenches with silicon and structures
US4771328A (en) Semiconductor device and process
US5581110A (en) Integrated circuit with trenches and an oxygen barrier layer
US4454647A (en) Isolation for high density integrated circuits
US6051511A (en) Method and apparatus for reducing isolation stress in integrated circuits
US4056413A (en) Etching method for flattening a silicon substrate utilizing an anisotropic alkali etchant
US4454646A (en) Isolation for high density integrated circuits
US4519128A (en) Method of making a trench isolated device
US5108946A (en) Method of forming planar isolation regions
JPS62269335A (ja) 半導体デバイスの製造方法
JPH0461494B2 (ja)
JPH0697666B2 (ja) マルチレベル・エピタキシャル構造を用いた半導体デバイス構造体及びその製造方法
EP0068275B1 (en) Method for producing semiconductor devices including the use of reactive ion etching
US4900689A (en) Method of fabrication of isolated islands for complementary bipolar devices
US4680614A (en) Planar void free isolation structure
EP0405923B1 (en) Method for forming variable width isolation structures
JP2000058802A (ja) Soiウェハの製造方法
US5034342A (en) Method of forming semiconductor stalk structure by epitaxial growth in trench
JPH05849B2 (ja)
US5716868A (en) Fabrication method of semiconductor device with trench isolation structure