JPH0697666B2 - マルチレベル・エピタキシャル構造を用いた半導体デバイス構造体及びその製造方法 - Google Patents

マルチレベル・エピタキシャル構造を用いた半導体デバイス構造体及びその製造方法

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JPH0697666B2
JPH0697666B2 JP2333479A JP33347990A JPH0697666B2 JP H0697666 B2 JPH0697666 B2 JP H0697666B2 JP 2333479 A JP2333479 A JP 2333479A JP 33347990 A JP33347990 A JP 33347990A JP H0697666 B2 JPH0697666 B2 JP H0697666B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は一般的には半導体デバイスに関し、特に、高ド
ーピングされたバッファ層を含むマルチレベル構造体を
組み入れた半導体デバィス構造体及びその製造方法に関
する。
（従来の技術） 第４図と第５図とを参照すると、典型的な半導体デバイ
スは、例えば一般的に1017原子／立方センチメートルよ
り高いドーパント濃度を有するより高ドーピングされた
P+10（第４図）あるいはN+12の（第５図）基板を用いて
いる。基板10と12とは従来の結晶引上げ法を用いて形成
され、例えば〈100〉、〈110〉，あるいは〈111〉の表
面配向を有する。
第４図に示すように、比較的軽くドーピングされたP-エ
ピタキシャル層13が基板10に形成され、絶縁材から作ら
れた分離領域14が、層10中へ層13の表面から下方に形成
されて、分離されたデバイス領域15を形成する。
第５図は、軽ドーピングされたN-エピタキシャル層20に
形成された同じタイプの分離されたデバイス領域22を示
す。軽ドーピングされたエピタキシャル層13又は20が成
長する前に、二酸化シリコンの保護キャッピング層16が
基板の裏面に形成されて、基板によるエピタキシャル層
のオートドーピングを阻止する。
第４図と第５図とに示す基板の形成に続いて、例えば抵
抗（図示せず）のような受動デバイス、又は例えばバイ
ポーラトランジスタ、電界効果トランジスタ、BICMOS回
路あるいは集積回路のような能動デバイス（図示せ
ず）、あるいはこれら両方が、分離されたデバイス領域
15、22において形成される。これらの能動デバイスの形
成時には、典型的には、デバイス領域15及び22のエピタ
キシャル層13、20内に多数のドーピングされた領域（図
示せず）が形成される。当該技術分野においては種々な
トランジスタ並びにデバイスと、これらを形成する方法
が周知であり、従って本明細書では詳しく説明しない。
前述のプロセス及び構造には幾つかの欠点があり、次の
ものを含む。
１）基板のドーパントのプロファイルを制御することが
困難であり、これは液晶成長の、大きい結晶性基板の形
成において十分認識されており、且つ特有のものである
こと。
２）基板における酸素あるいはその他の不純物を上記と
同様に且つ特有的に制御できないこと。
３）例えば二酸化シリコンあるいは窒化シリコンのよう
なキャッピング層を基板の裏面に形成するための余分の
処理工程が必要であること。
４）上記キャッピング層により基板にそり（ワーピン
グ）が生じること。
本出願人の米国特許第３、585、464号は、エピタキシャ
ルＮ層がP-基板上に形成される、別の半導体デバイス構
造を示す。次に、能動デバイスがＮ層の分離された領域
において形成される。軽くドーピングされた基板に直接
デバイスを含む層を形成すると、分離されたデバイス領
域の間の最良の電気的分離より低い分離を生じるという
欠点がある。
米国特許第3,721,588号は高ドーピングされた第１のエ
ピタキシャル層11を支持するために軽ドーピングされた
基板10が用いられている方法を示す。しかしながら本発
明とは対照的に、上記米国特許は基板と第１のエピタキ
シャル層とを除去して、絶縁体の上に支持された薄い第
２のエピタキシャル・シリコン層を残すことを教示して
いる。
（発明が解決しようとする課題） 本発明は、表面を有するドーピングされた半導体基板
と、基板の表面に形成され、該基板よりドーパントの濃
度が相対的に高いエピタキシャル半導体材料の第１の層
と、上記第１の層上に形成され、上記第１の層よりドー
パントの濃度が相対的に低いエピタキシャル半導体材料
の第２の層と、該第２の層の表面から上記第１の層へ延
び上記第２の層におけるデバイス領域を電気的に分離す
る絶縁材料の領域を含む分離手段とを有する半導体構造
体における上記第１の層から上記第２の層へのオートド
ーピングを防止する。
（課題を解決するための手段） 本発明に従う半導体構造は、表面を有するドーピングさ
れた半導体基板と、該基板の上に形成され、該基板より
も高いドーパント濃度を有するエピタキシャル半導体材
料層の第１層と、該第１層の上に形成された真性エピタ
キシャル半導体材料の第２層と、該第２層の上に形成さ
れ、上記第１層よりも低いドーパント濃度を有するデバ
イス形成のためのエピタキシャル半導体材料の第３層
と、上記第１層、上記第２層及び上記第３層により囲ま
れ、該第３層の表面から上記第１層に延び該第１層内で
終端し、上記第３層内に電気的に絶縁されたデバイス領
域を形成する絶縁手段と、上記絶縁されたデバイス領域
に形成された少なくとも一つの能動デバイスとを有す
る。
本発明に従う半導体構造の製造方法は、表面を有するド
ーピングされた半導体基板を形成し、該基板よりも高い
ドーパント濃度を有する半導体材料層の第１層を上記基
板の上にエピタキシャル成長し、真性半導体材料の第２
層を上記第１層の上にエピタキシャル成長し、上記第１
層よりも低いドーパント濃度を有する半導体材料の第３
層を上記第２層の上にエピタキシャル成長し、該第３層
内のデバイス領域を電気的に絶縁するために、上記第３
層の表面から上記第１層に延び該第１層内で終端する絶
縁材料の領域を含む絶縁手段を形成する工程を含み、上
記基板は、1014〜1019原子/ccのドーパント濃度を有
し、上記第１層は、0.4〜20マイクロメートルの厚さ及
び1017〜1020原子/ccのドーパント濃度を有し、上記第
２層は、２マイクロメータ以下の厚さ及び上記第３層よ
り低い真性のドーパント濃度を有し、上記第３層は、10
15〜1017原子/ccのドーパント濃度を有することを特徴
とする。
本発明の目的は、上述の第１層から第２層へのオートド
ーピングを最小にすることである。
本発明の他の目的は、分離されたデバイス領域の間に改
良された電気的分離が得られる構造体と方法とを提供す
ることである。
本発明の他の目的は、デバイス領域のドーパント濃度プ
ロファイルが極めて綿密に制御されうる構造体と方法と
を提供することである。
本発明の他の目的は、デバイス領域における酸素とその
他の不純物を最小にして電気的欠陥を減少させることが
できる構造体と方法とを提供することである。
本発明の他の目的は、既存の半導体プロセスに対応しう
る構造体とプロセスとを提供することである。
本発明の他の目的は、要する処理工程が少なく、従って
従来技術より一層経済的な構造体と方法とを提供するこ
とである。
本発明のこれらの目的、特徴および利点は添付図面と関
連して本発明の以下の詳細説明を検討すれば明らかとな
る。
（実施例） さて第１図を参照すると、本発明により形成されたシリ
コンの半導体構造30は、多層のシリコンエピタキシャル
構造体34が上に位置する全体的に平坦な面を有する基板
32を含む。基板32は、例えば〈100〉、〈110〉、または
〈111〉結晶配向を形成する従来の液層成長結晶引き上
げ法により形成された従来のシリコン結晶からなる。
基板32は立方センチメートル当たり1014〜1019ドーパン
ト原子（原子/cc）の範囲の濃度までＰ型あるいはＮ型
のドーパントを用いて製造過程の間に従来の方法により
ドーピングされる。基板32に対する典型的な好ましい濃
度は1017原子/cc以下である。ドーパントの濃度によっ
て、基板32は100万シリコン原子（ppma）当たり約３〜4
0の格子間酸素原子の範囲の固有の酸素濃度を有する。
基板32のドーピング濃度が比較的軽度即ち約1017原子/c
c以下の好適範囲にあるとき、基板の酸素濃度は容易に
測定且つ制御しうることが認められる。
本発明の主要な特徴によれば、エピタキシャル層34は、
基板32に形成された高ドーピングされたP+またはN+エピ
タキシャル・バッファ層36を含む。層36は約0.4マイク
ロメートル乃至20マイクロメートルの範囲の厚さ、およ
び1017〜1020原子/ccの範囲のドーピング濃度に形成さ
れる。層36に対する典型的な厚さとドーパント濃度はそ
れぞれ約12マイクロメートルおよび1019原子/ccであ
る。
層36並びに続いて形成された層38、40（後述）を含むエ
ピタキシャル構造体34は以下の要領により従来の方法並
びに装置を用いて形成される。エピタキシャル層36、3
8、40は、850〜1200℃の範囲の温度において約0.1〜6.0
マイクロメートル／分の成長速度で成長する。典型的な
温度並びに成長速度は、例えば、それぞれ1130℃と２マ
イクロメートル／分である。
当該技術分野で周知のように、成長速度は、例えばシリ
コンの源である化合物（例えばSiHxClyまたはSiH4）、
反応装置の主要流速及び形状並びに選択された付着温度
のような要素に依存する。同様に当該技術分野で周知の
ように、反応装置内のドーパント濃度は、希望する基板
濃度を生じるように選択され、且つ層の成長速度と、成
長層へのドーパント種の進入速度とによって変わる。
この点において、本発明の別の実施例によれば、バッフ
ァ層36は例えばゲルマニウム（Ge）のようなIV族の不純
物原子を用いて有利にドーピングできる。例えば、エピ
タキシャル・シリコンのゲルマニウムのドーピングの説
明については、Ang等の“Growth and Boron Doped Sili
con Epitaxial Fils",Journal of Electron Materials,
Vol.17,No.1,1988年、第39-43頁を参照されたい。その
ような不純物ドーピングは約1:10のドーパント対種の割
合まで実施すると、格子定数を整合させることによりウ
ェファ歪みを低減させるという著しい利点を生じる。こ
のためにウェファのそりが著しく低減しかつ電気的欠陥
が付随的に低減する。
層36の形成に続いて、デバイス30は、例えば従来の水素
清浄法（即ちH2フラッシュ）あるいはHCl蒸気エッチン
グを用いて清浄される。
エピタキシャルシリコン層38が、0.0〜2.0マイクロメー
トルの範囲の厚さ、並びに1.45x1010原子/ccから2x1013
原子/ccの濃度の真性のドーパント濃度で層36上に形成
される。層38の典型的な厚さは約0.4マイクロメートル
程度で、一方、ドーパント濃度は真性であるのが好まし
く、即ち意図的なドーピングを避けることにより、出来
るだけ低く抑えることが好ましい。真性シリコン層38
は、高い濃度にドーピングされたバッファ層36からデバ
イス層40へのオートドーピングを最小にする働きをす
る。これにより、デバイス層40の不純物濃度が設計値か
ら変動して、デバイスの動作特性が変動することを防止
する。
デバイスは前述の種類の清浄工程を受け、Ｎ型またはＰ
型のドーピングされたエピタキシャル・シリコンの層40
が層38の上に形成される。層40は、0.4〜10マイクロメ
ートルの範囲の厚さで1015〜1017原子/ccの範囲の濃度
となるよう形成される。層40の典型的な厚さとドーパン
ト濃度はそれぞれ2.0マイクロメートルおよび1016原子/
ccである。以下詳細に説明するように層40はデバイス支
持層を含んでいる。
分離領域42A,42Bが、層40の上面から延び、層36で終る
ように構造体30に形成されている。分離領域42A,42Bが
高ドーピングされた層36にて終り、従来技術において通
常実施されているように基板32へ延びているようにはさ
れてない。
当該技術分野において周知の要領で、分離領域42A、42B
は、例えば層40の分離されたデバイス領域40Aを囲む円
形あるいは長方形の分離構造体として形成されることが
出来る。
分離領域42A、42Bの構造について詳細に述べると、これ
らの分離領域は、例えば、本出願人の米国特許第４、10
4、086号あるいは同第４、307、180号に示されているよ
うな多層の絶縁材料を含むことが出来る。
本発明の別の特徴によれば、分離領域42A,42Bは、これ
らのうち選択された領域が層36に対する電気的接続を与
えるように形成されることが出来る。このように選択さ
れた分離領域は、絶縁側壁と、開いた底部（即ち絶縁領
域が上記領域／深い溝の底部まで延在していない）と、
例えばポリシリコンのような導電性フィラとを含む。こ
のような構造体の一例の詳細が本出願人の米国特許第
４、745、081号において教示されている。
代替的に、層36への電気接続は、当該技術分野において
周知の要領で高温拡散処理により形成された、高ドーピ
ングされたシリコン領域を用いることにより実現される
ことが出来る。
分離領域即ち深い溝42A、42Bは、層40内で分離されたデ
バイス領域を限定し、そしてここに能動デバイス又は受
動デバイスあるいはこれらの両方がその後形成される。
前述の半導体構造体30（第１図）並びに該構造体を作る
方法とを検討すれば、本発明の数々の利点が直ちに認め
られる。気相成長エピタキシャル層36、38及び40のドー
ピング濃度はきわめて正確に制御できる。これらのシリ
コンエピタキシャル層36、38及び40は、事実上何等の酸
素析出物をも含有しない。好ましい高抵抗基板が用いら
れると、基板内の格子間酸素が、高ドーピングされた基
板を用いるよりも更に容易に測定及び制御される。この
ため基板に発生する電気的欠陥はより少ない。分離され
たデバイス領域40Aの電気的分離は、高ドーピングされ
た層36の分離効果により極めて良好である。さらに、二
酸化シリコンのキヤッピング層（第４図と第５図とにお
ける16）を形成する工程と、それに関連したそりの発生
と余分の工程を除くことができる。本発明のさらに別の
利点は高ドーピングされた層36が、アルファ粒子を吸収
し、アルファ粒子放射に対する、構造体30に形成された
デバイスの感度を最小にさせようとする傾向があること
である。
さて、第２図を参照すると、第１図の半導体構造体が、
分離されたデバイス領域40Aにおいて垂直方向のNPNトラ
ンジスタ44を支持しているものとして示されている。例
示のためであるが、基板32とエピタキシャル層36,38,40
はそれぞれ1016/ccのＰ型、1019/ccのＰ型、ドーピング
なし、及び1016/ccのＮ型のドーパント濃度を有するも
のとして形成されている。
トランジスタ44は、領域40Aの表面からその領域40Aへ延
びているＰ型ベース領域46と、同じ領域40Aの表面から
ベース領域へ延びているＮ型エミッタ領域48とを含む。
浅い絶縁領域50が、ベース領域46と分離領域42Bとの中
間で領域40Aの表面に位置している。
トランジスタ44に対する電気接点は、ベース領域46のエ
クストリンシック・エッジに対するポリシリコン・ベー
ス接点52と、エミッタ領域48に対する金属又はポリシリ
コンのエミッタ接点54と、分離領域50と隣接する領域40
Aの部分に対する金属又はポリシリコンのコレクタ接点5
6とを含む。例えば二酸化シリコン上の窒化シリコンの
スタックである絶縁材料の薄い層58が、ベース領域46に
対する物理的接触がなされている個所を除いて接点52を
構造体30から分離する。例えば、二酸化シリコン、窒化
シリコンあるいはこれら二種類の材料のスタックからな
る絶縁側壁60が、接点52の垂直の壁を被覆し、かつ絶縁
する。これも例えば、二酸化シリコン、窒化シリコンあ
るいはこれら材料の多層スタックから成る絶縁被覆61
が、エクストリンシック・ベース接点52の上面に被覆さ
れている。
トランジスタ44の構造体を形成する多くの方法が、本出
願人の米国特許第４、319、932号、同第４、160、991
号、同第４、157、269号及び同第４、252、582号に示さ
れている方法を含み、当該技術分野の専門家には公知で
ある。
さて第３図を参照すると、本発明の別の実施例が示さ
れ、絶縁されたゲートあるいは電界効果トランジスク
（FET）64が、分離されたデバイス領域40Aに形成された
ものとして示されている。例えば、基板32とエピタキシ
ャル層36,38,40は、それぞれ1016/ccのＰ型、1018/ccの
Ｎ型、ドーピングなし、および1016/ccのＰ型のドーパ
ント濃度を有するよう形成されている。
FET64は、分離されたデバイス領域40Aの表面において高
ドーピングされたN+ソースとドレイン領域66,68とを含
む。これらソースとドレイン領域66,68とは、層40にお
いてチャネル領域70により隔置されている。チャネル領
域70は、ゲート構造体の下に配置されている。このゲー
ト構造体は、絶縁材料の薄い層72によりそのチャネルか
ら隔置された導電性ゲート電極74を含む。電極74は、例
えば、金属あるいはドーピングされたポリシリコンから
構成し、一方絶縁層72は、例えば二酸化シリコンから構
成することができる。FET64並びに類似の電界効果トラ
ンジスタ構造体を形成する多くの方法が当該技術分野に
おいて公知なので、ここでは詳細に説明しない。
例えばバイポーラ・トランジスタ44（第２図）あるいは
FET64（第３図）のような半導体デバイスを形成する正
確な方法は本発明の対象ではない。本発明の利点は、能
動デバィス又は受動デバイスあるいはこれら両方（図示
せず）を分離されたデバィス領域に形成させた半導体構
造体30を使用することにより達成される。この構造体30
はよく制御されたドーピング・プロファイル、低度の欠
陥および不純物、および分離されたデバイス領域の良好
な電気的分離を示すので、これらの分離されたデバイス
領域内で形成されたデバイスはそれに伴う利点を示す。
構造体30の分離されたデバイス領域40Aに形成されたデ
バイスのドーピング濃度及びプロファイルにより高度に
正確な制御を可能とする。構造体30に欠陥及び不純物が
無いことによって高性能、高生産性およぴ高信頼性をデ
バィスが実現される。分離されたデバイス領域の電気的
絶縁が良好なため、動作特性が向上したデバイスが得ら
れる。
真性シリコン層38は、高ドーピングされたバッファ層36
からデバイス層40へのオート・ドーピングを最小にす
る。本発明の利点は、高ドーピングされたバッファ層36
と半導体デバイスが形成される層40との間に真性シリコ
ン層38を設けてバッファ層36からデバイス層40へのオー
トドーピングを最小にしてデバイス層の動作特性が設計
値から変動することを防止することである。
本発明を特定な実施例に関し、図示および説明してきた
が、本発明はその特定な実施例に限定されないことが明
らかである。
（発明の効果） このように、高ドーピングされたエピタキシャル層から
デバイスを支持するエピタキシャル層へのオートドーピ
ングが最小にされたマルチレ・ベルエピタキシャル構造
体により被覆された基板を含む新規かつ改良された半導
体デバイスが提供される。本発明は、半導体デバィスの
形成、特に極めて大規模の集積回路（VLSI）および超大
規模集積回路（ULSI）の半導体デバイスの製造分野で使
用されることができる。
【図面の簡単な説明】
第１図は本発明により構成された半導体構造体の断面
図、 第２図は本発明により構成され、そのデバィス領域内に
作られた垂直方向のNPNバイポーラ・トランジスタを含
む半導体構造体の断面図、 第３図は本発明により構成され、そのデバイス領域内に
作られたＰチャネル電界効果トランジスタを含む半導体
構造体の断面図、および 第４図及び第５図は従来技術により構成された半導体構
造体の断面図である。 30……半導体構造体 32……基板 34……エピタキシャル構造体 36……エピタキシャル・バッファ層 38……真性エピタキシャル・シリコン層 40……ドーピングされたエピタキシャル・シリコン層 42A,42B……分離領域 44,64……トランジスタ 46……ベース領域 48……エミッタ領域 50……分離領域 66,68……ドレイン領域 70……チャネル領域 72……絶縁層 74……電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/784 (72)発明者 ヴィクター・ジョセフ・シルベストリ アメリカ合衆国ニューヨーク州12533，ホ ープウェル・ジャンクション，ビヴァリ ー・コート ３ (72)発明者 パヴェル・スメタナ アメリカ合衆国ニューヨーク州12603，ポ ーキープシー，ヒリス・テラス 37 (72)発明者 トーマス・ハイド・ストラドウィック アメリカ合衆国ニューヨーク州12590，ワ ッピンガーズ・フォールズ，ブラザーズ・ ロード 45 (72)発明者 ウィリアム・ヘンリー・ホワイト アメリカ合衆国ニューヨーク州12603，ポ ーキープシー，スライト・プラス・ロード 76 (56)参考文献 特開 昭63−95665 （ＪＰ，Ａ)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】表面を有するドーピングされた半導体基板
    と、 該基板の上に形成され、該基板よりも高いドーパント濃
    度を有するエピタキシャル半導体材料層の第１層と、 該第１層の上に形成された真性エピタキシャル半導体材
    料の第２層と、 該第２層の上に形成され、上記第１層よりも低いドーパ
    ント濃度を有するデバイス形成のためのエピタキシャル
    半導体材料の第３層と、 上記第１層、上記第２層及び上記第３層により囲まれ、
    該第３層の表面から上記第１層に延び該第１層内で終端
    し、上記第３層内に電気的に絶縁されたデバイス領域を
    形成する絶縁手段と、 上記絶縁されたデバイス領域に形成された少なくとも一
    つの能動デバイスとを有する半導体構造体。
  2. 【請求項２】上記基板は、1014〜1019原子/ccのドーパ
    ント濃度を有し、 上記第１層は、0.4〜20マイクロメートルの厚さ及び10
    17〜1020原子/ccのドーパント濃度を有し、 上記第２層は、２マイクロメータ以下の厚さ及び上記第
    ３層より低い真性のドーパント濃度を有し、 上記第３層は、0.4〜10マイクロメートルの厚さ及び10
    15〜1017原子/ccのドーパント濃度を有することを特徴
    とする請求の範囲第１項記載の半導体構造体。
  3. 【請求項３】上記基板は、1017以下のドーパント濃度を
    有することを特徴とする請求の範囲第１項記載の半導体
    構造。
  4. 【請求項４】上記基板、上記第１層、上記第２層及び上
    記第３層はシリコンであり、そして上記第１層はIV族の
    不純物原子によりドーピングされていることを特徴とす
    る請求の範囲第１項記載の半導体構造。
  5. 【請求項５】表面を有するドーピングされた半導体基板
    を形成し、 該基板よりも高いドーパント濃度を有する半導体材料層
    の第１層を上記基板の上にエピタキシャル成長し、 真性半導体材料の第２層を上記第１層の上にエピタキシ
    ャル成長し、 上記第１層よりも低いドーパント濃度を有する半導体材
    料の第３層を上記第２層の上にエピタキシャル成長し、 該第３層内のデバイス領域を電気的に絶縁するために、
    上記第３層の表面から上記第１層に延び該第１層内で終
    端する絶縁材料の領域を含む絶縁手段を形成する工程を
    含み、 上記基板は、1014〜1019原子/ccのドーパント濃度を有
    し、 上記第１層は、0.4〜20マイクロメートルの厚さ及び10
    17〜1020原子/ccのドーパント濃度を有し、 上記第２層は、２マイクロメータ以下の厚さ及び上記第
    ３層より低い真性のドーパント濃度を有し、 上記第３層は、1015〜1017原子/ccのドーパント濃度を
    有することを特徴とする半導体構造体の製造方法。
  6. 【請求項６】上記基板は、1017以下のドーパント濃度を
    有することを特徴とする請求の範囲第５項記載の半導体
    構造の製造方法。
  7. 【請求項７】上記基板、上記第１層、上記第２層及び上
    記第３層はシリコンであり、そして上記第１層はIV族の
    不純物原子によりドーピングされていることを特徴とす
    る請求の範囲第５項記載の半導体構造の製造方法。
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