JPS5851533A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5851533A JPS5851533A JP14946581A JP14946581A JPS5851533A JP S5851533 A JPS5851533 A JP S5851533A JP 14946581 A JP14946581 A JP 14946581A JP 14946581 A JP14946581 A JP 14946581A JP S5851533 A JPS5851533 A JP S5851533A
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、％［半導体集積
回ｉ１ｆ！１（ＩＣ）における菓子分除用の絶縁層の形
成方法に嘴するものである。
回ｉ１ｆ！１（ＩＣ）における菓子分除用の絶縁層の形
成方法に嘴するものである。
この種の絶縁層分離法として、ポリシリコン管用いるも
のが知られている。例えば、シリコン基板上のエピタキ
シャル層Ｋｒ１字状の分離用のＩＩＩＩＩｔ形成した後
、この分離溝を含む全面にポリシリコンを一様ＫＩＩＮ
し、この状態で全面にアルミニウムを蒸着して分賠溝の
底面上と溝外のエピタキシャル層上とにアルミニウム層
を分離して’４１！Ｍシ、前者のアル１＝ウム層のみｔ
陽極酸化して得られた酸化了、ル２ニウム層會マスクと
して上記ポリシリコン【選択的にエツチングし、分離溝
の底面に残されたポリシリコン上にシリコン【選択的に
エピタキシャル成長させることが一案である。この場合
には、溝内でエピタキシャル成長したシリコンは多結晶
化し、１１１１Ｋ残されていたポリシリコンと共に素子
分離用の絶縁層としてＩＩＤしている。
のが知られている。例えば、シリコン基板上のエピタキ
シャル層Ｋｒ１字状の分離用のＩＩＩＩＩｔ形成した後
、この分離溝を含む全面にポリシリコンを一様ＫＩＩＮ
し、この状態で全面にアルミニウムを蒸着して分賠溝の
底面上と溝外のエピタキシャル層上とにアルミニウム層
を分離して’４１！Ｍシ、前者のアル１＝ウム層のみｔ
陽極酸化して得られた酸化了、ル２ニウム層會マスクと
して上記ポリシリコン【選択的にエツチングし、分離溝
の底面に残されたポリシリコン上にシリコン【選択的に
エピタキシャル成長させることが一案である。この場合
には、溝内でエピタキシャル成長したシリコンは多結晶
化し、１１１１Ｋ残されていたポリシリコンと共に素子
分離用の絶縁層としてＩＩＤしている。
と仁ろが、この方法σ本発明者が検討した結果、分離帯
のｌｌｉを２μ扉権度と微小にできる点で有効ではある
が、上記の如くにアルミニウムを使用しているためＪＩ
ＣＣｔ）アルミニウムが後Ｏ拡蝕工１１にかける汚染の
原因となり易い等の問題点があることが判明した。また
、分離溝をエツチングで形成した際にエピタキシャル層
表面の耐エツチングマスク（ｇｌｏｓｊｌ［）が分離溝
内に突出したひ名し形状となるため、次に蒸着したアル
ミニウムが分離溝の底面上てその側面から離れた位置に
残される仁とＫなる。つｔ９、次の陽極酸化によるｉス
フ材としての酸化アル１ニウムが分離溝の底面上に部分
的にしか残されないために１エツチング後に残ったポリ
シリコンは分離溝の側面側てその厚み分７’２ｆｆの段
差【有した形状となり、その表面が平坦と社なってい１
にい。この結果、ポリシリコン上に選択的にエピタキシ
ャル成長したシリコンの最上面は、下地のポリシリコン
の表面形状に追随して中央部が盛上った形状となり、分
離溝を埋める分離用ポリシリコンの表面が平坦とはなら
ず、後の配耐工程等において不都合でるることが分った
。
のｌｌｉを２μ扉権度と微小にできる点で有効ではある
が、上記の如くにアルミニウムを使用しているためＪＩ
ＣＣｔ）アルミニウムが後Ｏ拡蝕工１１にかける汚染の
原因となり易い等の問題点があることが判明した。また
、分離溝をエツチングで形成した際にエピタキシャル層
表面の耐エツチングマスク（ｇｌｏｓｊｌ［）が分離溝
内に突出したひ名し形状となるため、次に蒸着したアル
ミニウムが分離溝の底面上てその側面から離れた位置に
残される仁とＫなる。つｔ９、次の陽極酸化によるｉス
フ材としての酸化アル１ニウムが分離溝の底面上に部分
的にしか残されないために１エツチング後に残ったポリ
シリコンは分離溝の側面側てその厚み分７’２ｆｆの段
差【有した形状となり、その表面が平坦と社なってい１
にい。この結果、ポリシリコン上に選択的にエピタキシ
ャル成長したシリコンの最上面は、下地のポリシリコン
の表面形状に追随して中央部が盛上った形状となり、分
離溝を埋める分離用ポリシリコンの表面が平坦とはなら
ず、後の配耐工程等において不都合でるることが分った
。
従って、本発明の目的は、上記の如き絶縁層分＠におい
てアルミニウム等の汚染物質を全く使用せず、しかも分
鴫帝ＯＳ面を理想的に平坦化することにある。
てアルミニウム等の汚染物質を全く使用せず、しかも分
鴫帝ＯＳ面を理想的に平坦化することにある。
この目的を達成するために、本発明によれば、分離溝内
に絶縁性の多結晶又は非晶質半導体材料を１１１９１ｊ
シた後、この上にマスク材料を横着して分離１Ｉｔ−埋
め、次にこのマスク材料を所定深さまで除去し、エツチ
ング後の多結晶又は非晶質半導体層が分離溝内において
部分な平坦面を呈するようになし、この状圃で七の上ｒ
Ｃ半導体材料を選択的に成長毛ぞている。
に絶縁性の多結晶又は非晶質半導体材料を１１１９１ｊ
シた後、この上にマスク材料を横着して分離１Ｉｔ−埋
め、次にこのマスク材料を所定深さまで除去し、エツチ
ング後の多結晶又は非晶質半導体層が分離溝内において
部分な平坦面を呈するようになし、この状圃で七の上ｒ
Ｃ半導体材料を選択的に成長毛ぞている。
以下、本発明の実施例を図面について詳細に述べる。
第１ム図〜第１Ｋ図は本発明の第１の実施例を示すもの
でるり、七の工程を１−次設間する。
でるり、七の工程を１−次設間する。
まずｌｌｌＡ図のように、Ｐ型シリコン基板ｌの一生面
に、常法に従ってＮ＋型埋込み層２を介してＮ−型エピ
タキシャルｔｍｌ成長させ、更に七の表面の熱酸化で形
成１れた８１０黛腺４會公知のフォトエツチングでパタ
ーニングして分離用のスルーホール５ｔリング状に形成
する。
に、常法に従ってＮ＋型埋込み層２を介してＮ−型エピ
タキシャルｔｍｌ成長させ、更に七の表面の熱酸化で形
成１れた８１０黛腺４會公知のフォトエツチングでパタ
ーニングして分離用のスルーホール５ｔリング状に形成
する。
次いで＃ｌＢ図のように、８１０ｍｄｌ１４にマスクト
シてシリコンをプラズマエツチング尋のドライエツチン
グ処理し、エピタキシャル層３及び埋込み層２ｔ−貫通
して基板ｌにも達する禍２〜３μ溝、深８２〜３ｐｓの
分離溝６をリング状に形成する。
シてシリコンをプラズマエツチング尋のドライエツチン
グ処理し、エピタキシャル層３及び埋込み層２ｔ−貫通
して基板ｌにも達する禍２〜３μ溝、深８２〜３ｐｓの
分離溝６をリング状に形成する。
次いで＃ＩＩｏ図のように、酸化性雰囲気中での訃処理
で分離溝６内のシリコン面に薄い１３１０ｒ膜７を成長
させる。
で分離溝６内のシリコン面に薄い１３１０ｒ膜７を成長
させる。
次いで−ＩＤ図のように、化学的気相成長技術（ｏｗＤ
）によって分離溝６ｔ−含む全面にボ１３シリコン層８
に一様に被層せしめ、更に分離溝６を完全に埋める如く
にフォトレジスト（例えばシプレー社製のムＺ）９ｔ−
全面に塗布する。フォトレジスト９は塗布によるために
分ｌ１１溝６に一充分に埋めつ＜（、、ｔｙｔはぼ平坦
な表面形状に被層される。
）によって分離溝６ｔ−含む全面にボ１３シリコン層８
に一様に被層せしめ、更に分離溝６を完全に埋める如く
にフォトレジスト（例えばシプレー社製のムＺ）９ｔ−
全面に塗布する。フォトレジスト９は塗布によるために
分ｌ１１溝６に一充分に埋めつ＜（、、ｔｙｔはぼ平坦
な表面形状に被層される。
次いで、１ｌｌｌｊｉｉ図のように、フォトレジスト９
に対して一株にｌｌ１Ｉ５を処理を行ない、現會処理に
よって感光された部分を除去し、分離ｓ６の底−土にの
みフォトレジスト９を残丁。この場合、フォトレジスト
９はポジタイプであるから、感光毛れだ厚み分が一様に
除去辿れ、従って分１１１ｆＪ＆外の比較的薄い部分は
丁べて除去されると共に１分離溝６内の厚い部分の深部
は感光されずに現菅後に残される仁とＫなる。
に対して一株にｌｌ１Ｉ５を処理を行ない、現會処理に
よって感光された部分を除去し、分離ｓ６の底−土にの
みフォトレジスト９を残丁。この場合、フォトレジスト
９はポジタイプであるから、感光毛れだ厚み分が一様に
除去辿れ、従って分１１１ｆＪ＆外の比較的薄い部分は
丁べて除去されると共に１分離溝６内の厚い部分の深部
は感光されずに現菅後に残される仁とＫなる。
次いでＩ！ｌ１１１図のように、残ったフォトレジスト
９をマスクとしてポリシリコン層８′ｔエツチングし、
分離溝６の底面から側面の一部Ｋかけてポリシリコンｓ
ｔ選択的に残丁。
９をマスクとしてポリシリコン層８′ｔエツチングし、
分離溝６の底面から側面の一部Ｋかけてポリシリコンｓ
ｔ選択的に残丁。
次いで第１Ｇ図のように、フォトレジスト９Ｖｔエツチ
ングで除去した後、０ＶＤＫよって全面に８１１Ｍ４膜
１０ｔ−一様に成長名ぜる。このＢ１１４膜１０は、分
離溝６内のポリシリコン層８ ｔ）＊ｍｔ完全ＫＩＮ覆
するようＩＣｌｌ５１される。
ングで除去した後、０ＶＤＫよって全面に８１１Ｍ４膜
１０ｔ−一様に成長名ぜる。このＢ１１４膜１０は、分
離溝６内のポリシリコン層８ ｔ）＊ｍｔ完全ＫＩＮ覆
するようＩＣｌｌ５１される。
次いで９１１図のように、プラズマエツチング等のドラ
イエグチングによって、８１ｓＭａｊｌｌＯのうち８１
０．膜４上の部分とそのスルーホール５１下の分離溝底
面上の部分と【除去し、分離溝６の底面［ｊ？いてポリ
シリコン層Ｂの平坦＠１１１箇出サソる。なシ、スルー
ホール５における８１０禽膜４はひ嘔し形状となってい
るので、七のひ名し部属下のｆｌｉｓＭａｌＯはエツチ
ングされずに残る。
イエグチングによって、８１ｓＭａｊｌｌＯのうち８１
０．膜４上の部分とそのスルーホール５１下の分離溝底
面上の部分と【除去し、分離溝６の底面［ｊ？いてポリ
シリコン層Ｂの平坦＠１１１箇出サソる。なシ、スルー
ホール５における８１０禽膜４はひ嘔し形状となってい
るので、七のひ名し部属下のｆｌｉｓＭａｌＯはエツチ
ングされずに残る。
次いで＄１１１工図のように１公知の選択的エピタキシ
ャル成長技術によって分離溝６内にシリコン會析出させ
る。仁の際、ポリシリコン８の上記露出面上にはポリシ
リコン１２が選択的に成長し、分離１１６？完全に埋め
つく丁。このポリシリコン１２は、分離溝底部のポリシ
リコン８の平坦面上に順次成長するから、その最上面１
３はその平坦面に追随して理想的な平坦形状となる。
ャル成長技術によって分離溝６内にシリコン會析出させ
る。仁の際、ポリシリコン８の上記露出面上にはポリシ
リコン１２が選択的に成長し、分離１１６？完全に埋め
つく丁。このポリシリコン１２は、分離溝底部のポリシ
リコン８の平坦面上に順次成長するから、その最上面１
３はその平坦面に追随して理想的な平坦形状となる。
次いで革ＩＪ図のように、ＯＶＤで全面にりンシリケー
トガラス膜１４ｔ−被渭した後、このガラス躾及び下地
の８１０ｓ膜４￥ｒ通してフォトエツチングで各拡散用
スルーホールを形成し、公知の拡散技術で順次所定の不
純物をエピタキシャル層３に拡散せしめ、これＫよって
埋込み層２に達するコレタタ取出し用Ｎ＋型拡散領域１
５、Ｐｆ１１ペース領域１６、Ｍ＋型工はツタ＠埴１７
を順次形成する。
トガラス膜１４ｔ−被渭した後、このガラス躾及び下地
の８１０ｓ膜４￥ｒ通してフォトエツチングで各拡散用
スルーホールを形成し、公知の拡散技術で順次所定の不
純物をエピタキシャル層３に拡散せしめ、これＫよって
埋込み層２に達するコレタタ取出し用Ｎ＋型拡散領域１
５、Ｐｆ１１ペース領域１６、Ｍ＋型工はツタ＠埴１７
を順次形成する。
次いで＄ＩＫ図のようｉｃ、ＯＶＤで全面にリンシリケ
ートガラス躾１８を史に析出名ぜた後、公知のフォトエ
ツチングで各コンタクトホールを形成し、しかる後真空
蒸着技術で全面にアル４ニウムを付層さぜ、これ【フォ
トエツチングでバターニングして工きツタ電極１９、ペ
ース電極２０゜コレクタ亀４１ｉ２１＃？夫々形成する
。
ートガラス躾１８を史に析出名ぜた後、公知のフォトエ
ツチングで各コンタクトホールを形成し、しかる後真空
蒸着技術で全面にアル４ニウムを付層さぜ、これ【フォ
トエツチングでバターニングして工きツタ電極１９、ペ
ース電極２０゜コレクタ亀４１ｉ２１＃？夫々形成する
。
こうして、分離＃Ｉｔ埋めつくした高抵抗ポリシリコン
１２によって、上記のＭＰＭバイポーラトランジスタ瞬
の各素子拳域間を絶縁分離するＣとができる。この分離
方式は、分離溝を用いているため、分離帯＝ＦｉＺ〜３
μ溝と非常に微細比重れたものとなっている。
１２によって、上記のＭＰＭバイポーラトランジスタ瞬
の各素子拳域間を絶縁分離するＣとができる。この分離
方式は、分離溝を用いているため、分離帯＝ＦｉＺ〜３
μ溝と非常に微細比重れたものとなっている。
上記した製造工程から理解されるように、本実ｍ例によ
れば、分離溝内にポリシリコンを選択的に％丁ための工
ＩＮにおいてフォトレジストという非汚染物質を用いて
いるから、後の拡散工程で好ましくない不純物の直入を
避けることができる。
れば、分離溝内にポリシリコンを選択的に％丁ための工
ＩＮにおいてフォトレジストという非汚染物質を用いて
いるから、後の拡散工程で好ましくない不純物の直入を
避けることができる。
しかも、その７オトレジストの分離溝内外での厚みの差
を利用して、感光層れないフォトレジスト部分を分離溝
の底面よＫＩａ択的に残してポリシリコンをエツチング
し、１に８１ｓｌｌａｌｓのドライエツチングで分離溝
の底面上にポリシリコンの平坦面を露出させているから
、次のエピタキシャル成長したシリコン（ポリシリコン
）の最上面が光分に平坦化される。仁の結果、ウェハ上
の配線等ｔＳし易く、マたその信麟性も向上することに
なる。
を利用して、感光層れないフォトレジスト部分を分離溝
の底面よＫＩａ択的に残してポリシリコンをエツチング
し、１に８１ｓｌｌａｌｓのドライエツチングで分離溝
の底面上にポリシリコンの平坦面を露出させているから
、次のエピタキシャル成長したシリコン（ポリシリコン
）の最上面が光分に平坦化される。仁の結果、ウェハ上
の配線等ｔＳし易く、マたその信麟性も向上することに
なる。
仮に、上記８ ｔ、ｉ４膜ｔ８Ｆｆないとアれば、分離
溝内のポリシリコンの表面は凹凸形状となるから、その
上に成長したポリシリコンの表面形状もそれに追随して
凹凸化し、平坦になｐ難くなる。なお、上記分離溝はシ
リコン基板に達するまで深く形成できるため、そＣ［埋
込まれる高抵抗ポリシリコンも光分な深場【有してお９
、隣接する累子慢域の各Ｍ 慶個込み層間を完全に絶縁
分離することができる。
溝内のポリシリコンの表面は凹凸形状となるから、その
上に成長したポリシリコンの表面形状もそれに追随して
凹凸化し、平坦になｐ難くなる。なお、上記分離溝はシ
リコン基板に達するまで深く形成できるため、そＣ［埋
込まれる高抵抗ポリシリコンも光分な深場【有してお９
、隣接する累子慢域の各Ｍ 慶個込み層間を完全に絶縁
分離することができる。
＃ｌ［２ム図及び第２Ｂ図は、本発明の第２の実施例に
よる主豐工Ｓｔ示す屯のである。
よる主豐工Ｓｔ示す屯のである。
このガによれば、上述の＃１の実施例における＄１７８
の工１！！Ｋかいて、フォトレジスト９の感光【充分な
深さまで行ない、現ｇｌ後に−２ム図のようにフォトレ
ジスト９を充分薄く残している。
の工１！！Ｋかいて、フォトレジスト９の感光【充分な
深さまで行ない、現ｇｌ後に−２ム図のようにフォトレ
ジスト９を充分薄く残している。
従って、ＣｔＬｔｆｆスクとしたエツチングによって、
残されたポリシリコンｇｏｓ面は実質的に平坦化され、
・上述の＄１１図で示したと同様にその表面（露出面）
形状全平坦に整えることができる＠従って、上述のｌｌ
ＩＨ図のように８１ＢＭ、膜１０を設けることなく、第
２Ｂ図のようＫＩＥ接シリコンのエピタキシャル成長を
行なうことが可能となる。即ち、分離溝内のポリシリコ
ン８上にシリコンのエピタキシャル成長によりポリシリ
コン１２會形成するが、このポリシリコン１２の最）面
はポリシリコン８０表面形状に追随して実質的に平坦化
されることになる。
残されたポリシリコンｇｏｓ面は実質的に平坦化され、
・上述の＄１１図で示したと同様にその表面（露出面）
形状全平坦に整えることができる＠従って、上述のｌｌ
ＩＨ図のように８１ＢＭ、膜１０を設けることなく、第
２Ｂ図のようＫＩＥ接シリコンのエピタキシャル成長を
行なうことが可能となる。即ち、分離溝内のポリシリコ
ン８上にシリコンのエピタキシャル成長によりポリシリ
コン１２會形成するが、このポリシリコン１２の最）面
はポリシリコン８０表面形状に追随して実質的に平坦化
されることになる。
このため、分離溝内［８１５Ｍ４編を設ける工程を省略
することができるＫも拘らず、上述の第１の実施例と同
様の平坦な分離帯表面を得ることができるのである。
することができるＫも拘らず、上述の第１の実施例と同
様の平坦な分離帯表面を得ることができるのである。
以上、本発明ｔｔｍ示したが、上述の実施例は本発明の
技術的思想に２Ｉｉｖｈてｉに変形が可能である。
技術的思想に２Ｉｉｖｈてｉに変形が可能である。
例えば、上述のフオトレジス）９に代えて公知のスピン
・オン・ガラス（８０Ｇ）ｔ−塗布することができる。
・オン・ガラス（８０Ｇ）ｔ−塗布することができる。
このＳＯＧは溶液で塗布可能であるから、塗布ｌＩの形
状ｔ′１７オトレジストと同ａｌＫ分離溝上でも平坦状
となり、次のエツチング後に分離溝内に残される８０Ｇ
ｌｉｌｉ４平坦化する。また、この８０Ｇを用いた場合
、上述の第１１図の工程後にエツチングて除去する際に
分離溝内の８１０．膜７も一部除去されてしまうので、
そ（Ｑ Ｂ １０ ＠膜７の代りに８１１Ｍ４膜等會予
め設けておく必要がある。
状ｔ′１７オトレジストと同ａｌＫ分離溝上でも平坦状
となり、次のエツチング後に分離溝内に残される８０Ｇ
ｌｉｌｉ４平坦化する。また、この８０Ｇを用いた場合
、上述の第１１図の工程後にエツチングて除去する際に
分離溝内の８１０．膜７も一部除去されてしまうので、
そ（Ｑ Ｂ １０ ＠膜７の代りに８１１Ｍ４膜等會予
め設けておく必要がある。
なお、本発明は上述のトランジスタ以外の種にの素子間
の分離にも勿論適用可能である。
の分離にも勿論適用可能である。
図面は本発明の実施例を示すものであって、第１ム図〜
＃ＩＫ図は第１の実施例によるバイポーラＩＯの製造方
法を工１ｉ１１１に示す各町面図、１１Ｌ２ム図及び１
１１２Ｂ図は＄１１２の実施＊［よるバイポーラエ０の
製造方法の主要工程を示す各断面図である。 な）、図ＯｉＫ示された符号において、２はＮ１型埋込
み層、３はＭ−型エピタキシャル層、４及び７は８１０
．躾、６は分離溝、８はポリシリコン層、９はフォトレ
ジスト、１０は８１．Ｍ、膜、１２代理人 弁理士 薄
ＥＦＩ 有 幸□ 第１Ａ図 第１／１３図 第１Ｃ図 第１Ｄ図 第 Ｉ Ｅ図 第１Ｆ因 第１ｑ図 第１／−／図 第１１図 第１Ｊ図 ど 第１に図
＃ＩＫ図は第１の実施例によるバイポーラＩＯの製造方
法を工１ｉ１１１に示す各町面図、１１Ｌ２ム図及び１
１１２Ｂ図は＄１１２の実施＊［よるバイポーラエ０の
製造方法の主要工程を示す各断面図である。 な）、図ＯｉＫ示された符号において、２はＮ１型埋込
み層、３はＭ−型エピタキシャル層、４及び７は８１０
．躾、６は分離溝、８はポリシリコン層、９はフォトレ
ジスト、１０は８１．Ｍ、膜、１２代理人 弁理士 薄
ＥＦＩ 有 幸□ 第１Ａ図 第１／１３図 第１Ｃ図 第１Ｄ図 第 Ｉ Ｅ図 第１Ｆ因 第１ｑ図 第１／−／図 第１１図 第１Ｊ図 ど 第１に図
Claims (1)
- １、半導体基体の一生面に素子分離用のａ′を形成する
工程と、少なくともこの溝の底面及び側面にかけて多結
晶又は非晶質半導体Ｎｋ豪層する工程と、前記ｌｌＩを
埋める如くにマスク材料層會＃配多結晶又は非晶質半導
体層上に被着する工程と、前記マスク材料層を所定の深
さまで除去して七の一部分全前記溝の底面上に残丁工根
と、この残されたマスク材料層を用いて前記多結晶又は
非晶質半導体層のエツチングを行なうことによって七の
一部分を前記溝め底面上に残す工程と、この残された多
結晶又は非晶質半導体層の実質的な平坦面上に半導体材
料ｔ−成長ぜしめて前記、褥内に埋込む工程と會夫々壱
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946581A JPS5851533A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14946581A JPS5851533A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5851533A true JPS5851533A (ja) | 1983-03-26 |
Family
ID=15475722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14946581A Pending JPS5851533A (ja) | 1981-09-24 | 1981-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851533A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0097789A2 (en) * | 1982-06-30 | 1984-01-11 | International Business Machines Corporation | Method of filling trenches in semiconductor substrates with silicon |
| JPS6034034A (ja) * | 1983-08-05 | 1985-02-21 | Hitachi Ltd | 半導体装置 |
| US4526631A (en) * | 1984-06-25 | 1985-07-02 | International Business Machines Corporation | Method for forming a void free isolation pattern utilizing etch and refill techniques |
| JPS60124839A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4528047A (en) * | 1984-06-25 | 1985-07-09 | International Business Machines Corporation | Method for forming a void free isolation structure utilizing etch and refill techniques |
-
1981
- 1981-09-24 JP JP14946581A patent/JPS5851533A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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